静电放电防护电路及静电放电防护方法

专利名称：静电放电防护电路及静电放电防护方法
技术领域：
本发明涉及半导体组件，特别有关于一种与正常操作期间不会发生栓锁(latch-up)的静电放电(Electrostatic Discharge；ESD)防护电路。
背景技术：
半导体集成电路(IC)，例如具有高阶全氧半(MOS)晶体管的IC，一般皆容易受到静电放电(ESD)的影响而遭破坏或损毁。高阶MOS晶体管传统上具有诸如短信道长度，低临界电压及薄栅极氧化层等特性。此等以深次微米互补式全氧半(CMOS)制程所制造而具有轻掺杂漏极(LDD)结构与硅化物屏蔽区的MOS晶体管，更容易遭受ESD破坏。
ESD是指在短瞬间大量流至IC的带有正或负电荷的电流。此大电流的来源有多种，例如人体及机器放电，分别称为人体放电模型(HBM)及机器放电模型(MM)。IC在制造、传输或处理期间容易受到HBM及MM的破坏。
习知以CMOS制程所制造的ESD防护结构一般包括NMOS/PMOS晶体管、可控硅整流器(SCR)、二极管、电阻器、厚氧化层组件(FOD)及寄生式垂直/水平双载子接面晶体管(BJT)。在此等习知的ESD防护结构中，SCR由于本身特性，例如低维持电压，而能在较小的布局面积下，承受较高的ESD电流。然而，制作SCR的一般CMOS制程可能用到较SCR的维持电压为高的电源电压。举例而言，习知SCR的维持电压一般约为1伏特，而电源电压则为2.7至5伏特。结果，由ESD所引起的SCR栓锁或SCR瞬时栓锁可能无法关闭。此外，SCR在正常操作期间因突波或电泳等噪声而容易形成栓锁或瞬时栓锁。在正常操作期间一旦出现SCR栓锁，则由此SCR所防护的IC将无法正常操作，甚至遭损毁。
已有许许多多的技术用来防止SCR于正常操作期间发生栓锁。图1所示即为一例。图1为美国专利第6,031,405号(下称405号专利)的图4。405号专利系颁予Yu等人，其发明名称为「正常操作期间不会发生栓锁的ESD防护电路」。405号专利所揭为一种含有一SCR及一开/关控制器的ESD防护电路。此SCR连接于一IC垫片与一接地端之间以形成一ESD路径。开/关控制器则连接至SCR的阴极。于正常操作期间，即使出现噪声干扰，开/关控制器将此条ESD路径断路以防止栓锁。
然而，ESD电流不只流经SCR，还流经开关晶体管M1。有鉴于此，开/关控制器必须做得够大以供ESD大电流通过。必须占用较大晶片尺寸面积的晶体管M1就现今小尺寸的ESD防护组件需求而言，不但不经济，而且不实用。
图2所示则为另一先前技术。图2为美国专利第6,172,404号(下称404号专利)的图4a。404号专利颁予Chen等人，其发明名称为「可调整维持电压的SCR ESD防护」。404号专利揭示一种SCR，其具有一n+区40于此SCR的N阱区中。电阻50形成于pnp寄生式双载子晶体管的基极与n+区40之间。电阻50可使更多电流通过，因而使该pnp双载子晶体管难以开启。结果使该SCR的维持电压增加。维持电压的大小取决于n+区40在N阱区中的位置。
虽然404号专利能将SCR的维持电压提升至高过电源电压Vdd的位准，但此种维持电压一旦决定则无法再加调整。具有此固定、高维持电压的SCR无法承受大的ESD电流。此外，在其它条件不变下，高维持电压的SCR所产生的热较低维持电压的SCR者为多。另外，高维持电压的SCR通常将ESD箝制于较电源电压Vdd更高的电压位准，如此可能会破坏内部电路。

发明内容
因此，本发明系有关一种ESD防护电路，可克服上述先前技艺的限制或缺点所衍生的诸多问题。
为达成上述目的，本发明提供一种静电放电防护的集成电路，包括一可控硅整流器(SCR)，以及一连接至SCR的控制电路，于第一状况期间提供SCR的第一维持电压以使SCR不致栓锁，以及于第二状况期间提供SCR的第二维持电压以使SCR保持于栓锁状态，其中第一维持电压不同于第二维持电压。
在本发明中，SCR包含一寄生双载子晶体管及一连接于该寄生双载子晶体管的基极与射极间的寄生电阻，且控制电路系与寄生电阻并联。
在本发明中，控制电路于第一状况期间呈现小于该寄生电阻的阻值，而于第二状况期间呈现大于该寄生电阻的阻值。
本发明亦提供一种静电放电防护的集成电路，包括一MOS触发的SCR，其包含一可控硅整流器(SCR)以及一连接至SCR以触发该SCR的金氧半(MOS)晶体管，以及一控制电路，其连接至MOS触发的SCR以于第一状况期间提供一第一维持电压至MOS触发的SCR以使MOS触发的SCR不致栓锁，以及于第二状况期间提供一第二维持电压至MOS触发的SCR以使MOS触发的SCR保持于栓锁状态，其中第一维持电压不同于第二维持电压。
在本发明中，控制电路包含一电容器，其一端连接至一接触垫片以耦合该接触垫片的部分ESD电压。
本发明亦提供一种静电放电防护的集成电路，包括一可控硅整流器(SCR)，其具有一第一掺杂型的基体、一形成于基体中而为第二掺杂型的半导体阱区、一形成于半导体阱区中而为第一掺杂型的第一扩散区，以及一形成于半导体阱区的外而为第二掺杂型的第二扩散区，以及一控制电路，其系连接至SCR以于第一状况期间提供一第一维持电压至SCR以使SCR不致栓锁，以及于第二状况期间提供一第二维持电压至SCR以使SCR保持栓锁状态，其中第一维持电压不同于第二维持电压。
本发明另亦提供一种静电放电约防护方法，包括提供一个具有第一维持电压的可控硅整流器(SCR)，以及于第一状况期间控制SCR的维持电压使其高于一电源电压以使SCR不致栓锁，以及于第二状况期间控制SCR的维持电压使其低于电源电压以使SCR保持于栓锁状态。
在本发明中，另包括将SCR连接于一第一电源线路及一第二电源线路之间。
本发明提供一种静电放电防护的集成电路，包括一个可控硅整流器(SCR)；一个第一导电型的第一晶体管，与SCR一体成型，具有一第一栅极；一个第二导电型的第二晶体管，与SCR一体成型，具有一第二栅极；以及一个控制电路，因应于一施加至第一与第二栅极的第一电压，提供一第一维持电压至SCR以使SCR不致栓锁，且因应于一施加至第一与第二栅极的第二电压，提供一第二维持电压至SCR以使SCR保持于栓锁状态。
本发明亦提供一种静电放电防护的集成电路，包括一个可控硅整流器(SCR)；一个与SCR一体成型的p型晶体管；一个与SCR一体成型的n型晶体管；一个连接至p型与n型晶体管的控制电路，其提供一第一电压至SCR以使SCR不致栓锁，并且提供一第二电压至SCR以使SCR保持于栓锁状态。
本发明亦提供一种静电放电(ESD)防护的集成电路，包括一个具有第一电压位准的第一电源线路；一个具有第二电压位准的第二电源线路；多个接触垫片；多个可控硅整流器(SCR)，每一个SCR皆包括一个p型晶体管与一个n型晶体管，该p型与n型晶体管与SCR一体成型；以及一个控制电路，经由p型与n型晶体管提供一第一维持电压至该等SCR以使该等SCR不致栓锁，并且经由p型与n型晶体管提供一第二维持电压至该等SCR以使该等SCR于ESD脉冲出现在第一电源线路或接触垫片的一的ESD期间内保持于栓锁状态。
本发明亦提供一种静电放电防护的方法，包括提供一个具有一维持电压的可控硅整流器(SCR)；将一个第一导电型的第一晶体管与SCR一体成型，第一晶体管具有一第一栅极；将一个第二导电型的第二晶体管与SCR一体成型，第二晶体管具有一第二栅极；提供一第一信号至第一与第二栅极来提高SCR的维持电压以使SCR不致栓锁；以及提供一第二信号至第一与第二栅极来降低SCR的维持电压以使SCR保持于栓锁状态。
本发明另亦提供一种对内部电路提供静电放电(ESD)防护的方法，包括提供一个具有第一电压位准的第一电源线路；提供一个具有第二电压位准的第二电源线路；提供多个接触垫片；提供多个可控硅整流器(SCR)，每一个SCR皆包括一个p型晶体管与一个n型晶体管，该p型与n型晶体管与SCR一体成型；经由p型与n型晶体管提供一第一维持电压至该等SCR以使该等SCR不致栓锁；以及经由p型与n型晶体管提供一第二维持电压至该等SCR以使该等SCR于ESD脉冲出现在第一电源线路或接触垫片的一的ESD期间内保持于栓锁状态。


图1为习知ESD防护组件的电路图；图2为另一习知ESD防护组件的剖视图；图3为本发明实施例的SCR与控制电路的电路图；图4为图3所示电路的I-V曲线图；图5为ESD防护电路的布局剖视图；图6为另一ESD防护电路的布局剖视图；图7为本发明另一实施例的SCR与控制电路的电路图；图8为本发明实施例的ESD防护电路的布局；图9为另一ESD防护电路的布局；图10为本发明实施例的ESD防护电路；图11为本发明实施例的另一ESD防护电路；图12为本发明实施例的输入端ESD防护电路；图13为本发明实施例的另一输入端ESD防护电路；
图14为本发明实施例的输出端ESD防护电路；图15为本发明实施例的另一输出端ESD防护电路；图16为本发明实施例的混压电源输出入ESD防护电路；图17为本发明实施例的混压电源ESD防护电路示意图；图18为本发明实施例的使用NMOS触发SCR的混压电源ESD防护电路；图19为本发明一实施例的使用PMOS触发SCR的混压电源ESD防护电路；图20A为本发明实施例的SCR的剖视图；图20B为本发明实施例的控制电路；图21为本发明另一实施例的ESD防护电路；图22为本发明又一实施例的ESD防护电路；图23为本发明再一实施例的ESD防护电路。
具体实施例方式
本发明提供一种ESD防护电路，其具有一可控硅整流器(SCR)以及一连接至SCR的控制电路，以于第一状况期间提供SCR的第一维持电压使SCR不致栓锁，且于第二状况期间提供SCR的第二维持电压使SCR呈栓锁状态。亦即，SCR的维持电压为可调。具体的，SCR的维持电压被提升至高于电源电压的第一维持电压，以使SCR于正常操作期间不致栓锁，以及将SCR的维持电压降至低于电源电压的值，以使SCR于ESD期间保持栓锁。
图3为本发明一实施例的SCR 60与控制电路74的电路图。请参阅图3，SCR 60包含一寄生式pnp双载子晶体管62、一寄生式npn双载子晶体管64、一N阱区电阻66、一基体电阻68(Rsub)以及形成于寄生式晶体管62、64之间的寄生电阻70(RS1)及72(RS2)。SCR 60的维持电压VH是指SCR 60的阳极76与阴极78间的压降。控制电路74在此电路中具有一R的阻值。将控制电路74的电阻R与基体电阻Rsub并联，VH可以下式表示
VHVcep+Vben×[1+RS2/(Rsub//R)]其中Vcep为pnp晶体管62的集极与射极间的电压，Vben为npn晶体管64的基极与射极间的电压。因此，当R远小于Rsub时，VH值上升，若R远大于Rsub则VH的值下降。
图4为图3所示SCR 60的I-V特性曲线。SCR 60具有维持电压VH以及触发电压Vtrig。请参阅图4，VH可在VH1与VH2之间做动态调整。若R远小于Rsub，则SCR 60的I-V曲线为曲线A。若R远大于Rsub，则SCR 60的I-V曲线为曲线B。亦即藉由改变与基体电阻Rsub并连的R的阻值，可将SCR 60的维持电压VH提高到比电源电压Vdd大的VH2，或将VH调降至比Vdd小的VH1。在一实施例中，VH1大约等于VH。而在另一实施例中，VH1约为1伏特。
图5为本发明一实施例的ESD防护电路82的布局剖面图。请参阅图5，ESD防护电路82包含SCR 84及控制电路86。SCR 84具有一p型基体88、n阱区90、形成于n阱区90中的第一p型扩散区92、部分形成于n阱区90中的第二p型扩散区94以及部分形成于另一n阱区98中的第一n型扩散区96。第一p型扩散区92、n阱区90与p型基体88分别为寄生pnp双载子晶体管的射极、基极与集极。n阱区90、p型基体88与第一p型扩散区96则分别是寄生npn晶体管的集极、基极与射极。SCR 84亦包含一位于信道上方的栅极100，此信道则形成于第一及第二p型扩散区92、94之间。厚氧化层102用来做电气绝缘之用。第一p型区92、栅极100及第二n型区104连接至接触垫片108，例如是输出入(I/O)垫片。第一n型区96及第三p型区106连接至一参考电压如Vss或接地。
控制电路86包含NMOS晶体管107、电阻110及电容112。NMOS晶体管107具有一连接至SCR 84的第二p型扩散区94的漏极。电阻110的一端连接至电容112与NMOS晶体管107的栅极，另一端则接至电源电压Vdd。电容112的一端连接至电阻110与NMOS晶体管107的栅极，另一端则连接至Vss。ESD防护电路82中，控制电路86于NMOS晶体管107开启时具有小于SCR 84的基体电阻的阻值，且于NMOS晶体管107关闭时具有大于SCR 84的基体电阻的阻值。
于正常操作期间，由电阻110及电容112所组成的RC电路提供一高位准信号至NMOS晶体管107的栅极而启动NMOS晶体管107。结果，控制电路86呈现的阻值较SCR 84的基体电阻为小。SCR 84的维持电压提高至高于Vdd的位准，使SCR 84不致栓锁。
在ESD期间，RC电路提供一低位准信号至NMOS晶体管107的栅极而关闭NMOS晶体管107。结果，控制电路86呈现的阻值较SCR 84的基体电阻为大。SCR 84的维持电压调降至小于Vdd的位准，例如约1伏特，使SCR 84保持于栓锁状态以排放ESD电流。为使RC电路将NMOS晶体管107的栅极于ESD发生时保持于低电压位准，RC电路的RC时间延迟设定为大约300奈秒(ns)至500奈秒，较一般ESD脉冲的150ns至300ns为长。
图6为本发明实施例的另一ESD防护电路114。请参阅图6，ESD防护电路114具有SCR 84及控制电路116。控制电路包含PMOS晶体管118、反相器124、二极管126、电阻120及电容122。PMOS晶体管118具有一源极连接至SCR 84第二p型扩散区94。反相器124具有一输出端连接至PMOS晶体管118的栅极。电阻110的一端连接至电容122及反相器124的一输入端，另一端则连接至Vdd。电容122的一端连接至电阻120及反相器124的输入端，另一端则连接至Vss。ESD防护电路114中，控制电路116于PMOS晶体管118开启时呈现小于SCR 84的基体电阻的阻值，且于PMOS晶体管118关闭时呈现大于SCR 84的基体电阻的阻值。
于正常操作期间，由电阻120及电容122所组成的RC电路经由反相器124提供一低位准信号至PMOS晶体管118的栅极而启动PMOS晶体管118。结果，控制电路116呈现的阻值较SCR 84的基体电阻为小。SCR 84的维持电压提高至高于Vdd的位准，使SCR 84不致栓锁。
在ESD期间，由于时间延迟，RC电路保持反相器124的输入端于低电压位准。同时，来自接触垫片108的部分ESD电压对反相器124偏压使反相器124输出一高电压位准至PMOS晶体管118的栅极而关闭PMOS晶体管118。结果，控制电路116呈现的阻值较SCR 84的基体电阻为大。SCR 84的维持电压调降至小于Vdd的位准，例如约1伏特，使SCR 84保持于栓锁状态以排放ESD电流。
图7为本发明实施例的SCR 128与控制电路130的电路图。请参阅图7，SCR 128包含一寄生式pnp双载子晶体管132、一寄生式npn双载子晶体管134、一N阱区电阻136或RNW、一基体电阻138以及形成于寄生式晶体管132、134之间的寄生电阻140(RS3)及142(RS4)。SCR 128的维持电压Vh是指SCR 128的阳极146与阴极148间的压降。控制电路130在此电路中具有一R”的阻值。将控制电路130的电阻R”与基体电阻RNW并联，SCR 128的维持电压Vh可以下式表示VhVcen+Vbep×[1+RS3/(RNW//R”)]其中Vcen为npn晶体管134的集极与射极间的电压，RS3为形成于寄生式晶体管132、134之间的寄生电阻，Vbep为pnp晶体管132的基极与射极间的电压。因此，当R”小于RNW时，Vh值上升，若R”大于RNW则Vh的值下降。图7的I-V特性曲线与图4者相似，因此不另加描述。
图8为本发明实施例的ESD防护电路150。请参阅图8，ESD防护电路150包含SCR 128及控制电路130。SCR 128具有一p型基体152、n阱区154、形成于n阱区154中的第一p型扩散区156、部分形成于n阱区154中的第一n型扩散区158以及部分形成于另一n阱区162中的第二n型扩散区160。第一p型扩散区156、n阱区154与p型基体152分别为寄生pnp双载子晶体管的射极、基极与集极。n阱区154、p型基体152与第二n型扩散区160则分别是寄生npn晶体管的集极、基极与射极。SCR 128亦包含一位于信道上方的栅极164，此信道则形成于第一及第二n型扩散区158、160之间。第一p型区156及第三n型区168连接至接触垫片170。第二n型区160及第二p型区172则连接至Vss。
控制电路130包含PMOS晶体管174、反相器176、二极管178、电阻180及电容182。PMOS晶体管174具有一连接至SCR 128的第一n型扩散区158的漏极。反相器176具有一输出端(未标号)连接至PMOS晶体管174的栅极。电阻180的一端连接至电容182与反相器176的输入端，另一端则接至二极管178与Vdd。电容182的一端连接至电阻180与反相器176的输入端，另一端则连接至Vss。ESD防护电路150中，控制电路130于PMOS晶体管174开启时具有小于SCR 128的n阱区电阻的阻值，且于PMOS晶体管174关闭时具有大于SCR 128的n阱区电阻的阻值。
于正常操作期间，由电阻180及电容182所组成的RC电路经由反相器176提供一低位准信号至PMOS晶体管174的栅极而启动PMOS晶体管174。结果，控制电路130呈现的阻值较SCR 128的n阱区电阻为小，SCR 128的维持电压提高至高于Vdd的位准，使SCR 128不致栓锁。
在ESD期间，由于时间延迟，RC电路保持反相器176的输入端于低电压位准。同时，来自接触垫片170的部分ESD电压对反相器176偏压使反相器176输出一高电压位准至PMOS晶体管174的栅极而关闭PMOS晶体管174。结果，控制电路130呈现的阻值较SCR 128的n阱区电阻为大。SCR 128的维持电压调降至小于Vdd的位准，例如约1伏特，使SCR 128保持于栓锁状态以排放ESD电流。
图9为本发明实施例的ESD防护电路184。请参阅图9，ESD防护电路184包含SCR 128及控制电路186。控制电路186包含NMOS晶体管188、电阻190及电容192。NMOS晶体管188具有一连接至SCR 128的第一n型扩散区158的源极。电阻190的一端连接至电容192与NMOS晶体管188的栅极，另一端则接至电源电压Vdd。电容192的一端连接至电阻190与NMOS晶体管188的栅极，另一端则连接至Vss。ESD防护电路184中，控制电路186于NMOS晶体管188开启时具有小于SCR 128的n阱区电阻的阻值，且于NMOS晶体管188关闭时具有大于SCR 128的n阱区电阻的阻值。
于正常操作期间，由电阻190及电容192所组成的RC电路提供一高位准信号至NMOS晶体管188的栅极而启动NMOS晶体管188。结果，控制电路186呈现的阻值较SCR 128的n阱区电阻为小。SCR 128的维持电压提高至高于Vdd的位准，使SCR 128不致栓锁。
在ESD期间，由于时间延迟，RC电路保持NMOS晶体管188的栅极于低电压位准而关闭NMOS晶体管188。结果，控制电路186呈现的阻值较SCR 84的n阱区电阻为大。SCR 128的维持电压调低至小于Vdd的位准，例如约1伏特，使SCR 128保持于栓锁状态以排放ESD电流。
图10为用于Vdd至VssESD防护的ESD防护电路194。请参阅图10，ESD防护电路194包含PMOS触发SCR 196及控制电路198。ESD防护电路194的结构与图5的电路82相似，但另含一PMOS晶体管200。PMOS触发SCR 196包含一SCR与PMOS晶体管200。此SCR具有p型基体406(Psub)、n阱区404(NW)、p型扩散区402(p+)、n型扩散区408(n+)以及寄生电阻410(RNW)、412(Rsub)。PMOS晶体管200具有一源极连接至p+区402、一漏极连接至p型基体406以及一基体连接至SCR的n阱区404。控制电路198包含NMOS晶体管202、电阻204及电容206。电阻204的一端连接至电容206、PMOS晶体管200的栅极与NMOS晶体管202的栅极，另一端则接至Vdd。电容206的一端连接至电阻204、PMOS晶体管200的栅极与NMOS晶体管202的栅极，另一端则连接至Vss。ESD防护电路194中，控制电路198于NMOS晶体管202开启时具有小于PMOS触发SCR 196的基体电阻的阻值，且于NMOS晶体管202关闭时具有大于PMOS触发SCR 196的基体电阻的阻值。
于正常操作期间，由电阻204及电容206所组成的RC电路提供一高位准信号至PMOS晶体管200与NMOS晶体管202的栅极以关闭PMOS晶体管200并开启NMOS晶体管202。结果，控制电路198呈现的阻值较PMOS触发SCR196的基体电阻为小。PMOS触发SCR 196的维持电压提高至高于Vdd的位准，使PMOS触发SCR 196不致栓锁。
在ESD期间，例如有正极性ESD出现在Vdd线路，由于时间延迟，RC电路提供一低位准信号至PMOS晶体管200与NMOS晶体管202的栅极以开启PMOS晶体管200并关闭NMOS晶体管202。结果，控制电路198呈现的阻值较PMOS触发SCR 196的基体电阻为大。PMOS触发SCR 196的维持电压调低至小于Vdd的位准，例如约1伏特，使PMOS触发SCR 196保持于栓锁状态以排放ESD电流。
图11为用于Vdd至VssESD防护的另一ESD防护电路208。请参阅图11，ESD防护电路208包含NMOS触发SCR 210及控制电路212。ESD防护电路208的结构与图8的电路150相似，但另含一NMOS晶体管214。NMOS触发SCR 210包含一SCR与NMOS晶体管214。此SCR具有p型扩散区414(p+)、n阱区416(NW)、p型基体418(Psub)、n型扩散区420(n+)以及寄生电阻422(RNW)、424(Rsub)。NMOS晶体管214具有一漏极连接至n+区420、一源极连接至n阱区416以及一基体连接至SCR的p型基体418。控制电路212包含PMOS晶体管216、反相器218、电阻220及电容222。反相器218具有一输出端连接至NMOS晶体管214的栅极与PMOS晶体管216的栅极。电阻220的一端连接至电容222与反相器218的输入端，另一端则接至Vdd。电容222的一端连接至电阻220与反相器218的输入端，另一端则连接至Vss。ESD防护电路208中，控制电路212于PMOS晶体管216开启时具有小于NMOS触发SCR 210的n阱区电阻的阻值，且于PMOS晶体管216关闭时具有大于NMOS触发SCR 210的n阱区电阻的阻值。
于正常操作期间，由电阻220及电容222所组成的RC电路经由反相器218提供一低位准信号至NMOS晶体管214与PMOS晶体管216的栅极以关闭NMOS晶体管214并开启PMOS晶体管216。结果，控制电路212呈现的阻值较NMOS触发SCR 210的n阱区电阻为小。NMOS触发SCR 210的维持电压提高至高于Vdd的位准，使NMOS触发SCR 210不致栓锁。
在ESD期间，例如有正极性ESD出现在Vdd线路，由于时间延迟，RC电路经由反相器218提供一高位准信号至NMOS晶体管214与PMOS晶体管216的栅极以开启NMOS晶体管214并关闭PMOS晶体管216。结果，控制电路212呈现的阻值较NMOS触发SCR 210的n阱区电阻为大。NMOS触发SCR 210的维持电压调降至小于Vdd的位准，例如约1伏特，使NMOS触发SCR 210保持于栓锁状态以排放ESD电流。
图12为本发明实施例的输入级ESD防护电路224。请参阅图12，ESD防护电路224包含PMOS触发SCR 226、第一控制电路228、NMOS触发SCR 230及第二控制电路232。PMOS触发SCR 226包含一SCR与PMOS晶体管234。第一控制电路228包含电阻236、电容238及NMOS晶体管240。NMOS触发SCR 230包含另一SCR与NMOS晶体管242。第二控制电路232包含电阻244、电容246及PMOS晶体管248。
于正常操作期间，就PMOS触发SCR 226而言，PMOS晶体管234关闭而NMOS晶体管240则开启。由于第一控制电路228的NMOS晶体管240开启，PMOS触发SCR 226的维持电压提高至高于Vdd的位准，使PMOS触发SCR 226不致栓锁。
另就NMOS触发SCR 230而言，NMOS晶体管242关闭而PMOS晶体管248则开启。由于第二控制电路232的PMOS晶体管248开启，NMOS触发SCR 230的维持电压提高至高于Vdd的位准，使NMOS触发SCR 230不致栓锁。
在正极性对Vss(PS)模式ESD期间，电容246耦合接触垫片250的部分ESD电压至NMOS晶体管242与PMOS晶体管248的栅极。因此，NMOS晶体管242与PMOS晶体管248的栅极受正偏压使NMOS晶体管242开启而PMOS晶体管248关闭。由于第二控制电路232的PMOS晶体管248关闭，NMOS触发SCR 230的维持电压调低至小于Vdd的位准，例如约1伏特，使NMOS触发SCR 230保持于栓锁状态。此外，由于NMOS晶体管242开启，NMOS触发SCR 230能迅速开启以排放ESD电流。ESD防护电路224将出现在接触垫片250的正极性ESD电压箝位于约1伏特。
在负极性对Vdd(ND)模式ESD期间，电容238耦合接触垫片250的部分ESD电压至NMOS晶体管240与PMOS晶体管234的栅极。因此，NMOS晶体管240与PMOS晶体管234的栅极受负偏压使NMOS晶体管240关闭而PMOS晶体管234开启。由于第一控制电路228的NMOS晶体管240关闭，PMOS触发SCR 226的维持电压调低至小于Vdd的位准，例如约-1伏特，使PMOS触发SCR 226保持于栓锁状态。此外，由于PMOS晶体管234开启，PMOS触发SCR 226能迅速开启以排放ESD电流。ESD防护电路224将出现在接触垫片250的负极性ESD电压箝位于约-1伏特。
图13为本发明另一实施例的输入级ESD防护电路252。请参阅图13，ESD防护电路252包含PMOS触发SCR 254、第一控制电路256、NMOS触发SCR 258及第二控制电路260。PMOS触发SCR 254包含一SCR与PMOS晶体管262。第一控制电路256包含电阻264、反相器266及NMOS晶体管268。NMOS触发SCR 258包含另一SCR与NMOS晶体管270。第二控制电路260包含电阻272、反相器274及PMOS晶体管276。
于正常操作期间，就PMOS触发SCR 254而言，反相器266提供一高电压位准至PMOS晶体管262与NMOS晶体管268的栅极使PMOS晶体管262关闭而NMOS晶体管268开启。由于第一控制电路256的NMOS晶体管268开启，PMOS触发SCR 254的维持电压提高至高于Vdd的位准，使PMOS触发SCR254不致栓锁。
另就NMOS触发SCR 258而言，反相器274提供一低电压位准至NMOS晶体管270与PMOS晶体管276的栅极使NMOS晶体管270关闭而PMOS晶体管276开启。由于第二控制电路260的PMOS晶体管276开启，NMOS触发SCR 258的维持电压提高至高于Vdd的位准，使NMOS触发SCR 258不致栓锁。
在PS模式ESD期间，反相器274受接触垫片278的部分ESD电压偏压而提供一高电压位准至NMOS晶体管270与PMOS晶体管276的栅极。因此，NMOS晶体管270与PMOS晶体管276的栅极受正偏压使NMOS晶体管270开启而PMOS晶体管276关闭。由于第二控制电路260的PMOS晶体管276关闭，NMOS触发SCR 258的维持电压调低至小于Vdd的位准，例如约1伏特，使NMOS触发SCR 258保持于栓锁状态。此外，由于NMOS晶体管270开启，NMOS触发SCR 258能迅速开启以排放ESD电流。ESD防护电路252将出现在接触垫片278的正极性ESD电压箝位于约1伏特。
在ND模式ESD期间，反相器266受接触垫片278的部分ESD电压偏压而提供一低电压位准至NMOS晶体管268与PMOS晶体管262的栅极。因此，NMOS晶体管268与PMOS晶体管262的栅极受负偏压使NMOS晶体管268关闭而PMOS晶体管262开启。由于第一控制电路256的NMOS晶体管268关闭，PMOS触发SCR 254的维持电压调低至小于Vdd的位准，例如约-1伏特，使PMOS触发SCR 254保持于栓锁状态。此外，由于PMOS晶体管262开启，PMOS触发SCR 254能迅速开启以排放ESD电流。ESD防护电路252将出现在接触垫片278的负极性ESD电压箝位于约-1伏特。
图14为本发明实施例的输出级ESD防护电路280。请参阅图14，ESD防护电路280包含PMOS触发SCR 282、第一控制电路284、NMOS触发SCR 286及第二控制电路288。PMOS触发SCR 282包含一SCR与PMOS晶体管290。第一控制电路284包含电阻292、电容294及NMOS晶体管296。NMOS触发SCR 286包含另一SCR与NMOS晶体管298。第二控制电路288包含电阻300、电容302及PMOS晶体管304。第一缓冲器306与第二缓冲器308用来缓冲由内部电路(图中未示)送出至接触垫片310的信号。
于正常操作期间，就PMOS触发SCR 282而言，PMOS晶体管290与NMOS晶体管296的栅极经由电阻292连接至Vdd，使PMOS晶体管290关闭而NMOS晶体管296开启。由于第一控制电路284的NMOS晶体管296开启，PMOS触发SCR 282的维持电压提高至高于Vdd的位准，使PMOS触发SCR 282不致栓锁。
另就NMOS触发SCR 286而言，NMOS晶体管298与PMOS晶体管304的栅极经由电阻300连接至Vss，使NMOS晶体管298关闭而PMOS晶体管304开启。由于第二控制电路288的PMOS晶体管304开启，NMOS触发SCR 286的维持电压提高至高于Vdd的位准，使NMOS触发SCR 286不致栓锁。
在PS模式ESD期间，电容302耦合接触垫片310的部分ESD电压至NMOS晶体管298与PMOS晶体管304的栅极。因此，NMOS晶体管298与PMOS晶体管304的栅极受正偏压使NMOS晶体管298开启而PMOS晶体管304关闭。由于第二控制电路288的PMOS晶体管304关闭，NMOS触发SCR 286的维持电压调低至小于Vdd的位准，例如约1伏特，使NMOS触发SCR 286保持于栓锁状态。此外，由于NMOS晶体管298开启，NMOS触发SCR 286能迅速开启以排放ESD电流。ESD防护电路280将出现在接触垫片310的正极性ESD电压箝位于约1伏特。
在ND模式ESD期间，电容294耦合接触垫片310的部分ESD电压至NMOS晶体管296与PMOS晶体管290的栅极。因此，NMOS晶体管296与PMOS晶体管290的栅极受负偏压使NMOS晶体管296关闭而PMOS晶体管290开启。由于第一控制电路284的NMOS晶体管296关闭，PMOS触发SCR 282的维持电压调低至小于Vdd的位准，例如约-1伏特，使PMOS触发SCR 282保持于栓锁状态。此外，由于PMOS晶体管290开启，PMOS触发SCR 282能迅速开启以排放ESD电流。ESD防护电路280将出现在接触垫片310的负极性ESD电压箝位于约-1伏特。
图15为本发明另一实施例的输出级ESD防护电路312。请参阅图15，ESD防护电路312包含PMOS触发SCR 314、第一控制电路、NMOS触发SCR 316及第二控制电路。PMOS触发SCR 314包含一SCR与PMOS晶体管318。第一控制电路包含电阻320、电容322及NMOS晶体管324。NMOS触发SCR 316包含另一SCR与NMOS晶体管326。第二控制电路包含电阻320、反相器328及PMOS晶体管330。第一缓冲器332与第二缓冲器334用来缓冲由内部电路(图中未示)送出至接触垫片336的信号。
于正常操作期间，就PMOS触发SCR 314而言，由电阻320及电容322所组成的RC电路提供一高位准信号至PMOS晶体管318与NMOS晶体管324的栅极以关闭PMOS晶体管318并开启NMOS晶体管324。由于第一控制电路的NMOS晶体管324开启，PMOS触发SCR 314的维持电压提高至高于Vdd的位准，使PMOS触发SCR 314不致栓锁。
另就NMOS触发SCR 316而言，此RC电路经由反相器328提供一低电压位准至NMOS晶体管326与PMOS晶体管330的栅极使NMOS晶体管326关闭而PMOS晶体管330开启。由于第二控制电路的PMOS晶体管330开启，NMOS触发SCR 316的维持电压提高至高于Vdd的位准，使NMOS触发SCR 316于正常操作期间不致栓锁。
在PS模式ESD期间，部分ESD电流经由一寄生二极管(图中未示)流至Vdd线路，此寄生二极管由第二缓冲器334的PMOS晶体管中的p型扩散区(图中未示)及n阱区所形成。RC电路因时间延迟经由反相器328提供一高电压位准至NMOS晶体管326与PMOS晶体管330的栅极使NMOS晶体管326开启而PMOS晶体管330关闭。由于第二控制电路的PMOS晶体管330关闭，NMOS触发SCR 316的维持电压调低至小于Vdd的位准，例如约1伏特，使NMOS触发SCR 316保持于栓锁状态。此外，由于NMOS晶体管326开启，NMOS触发SCR 316能迅速开启以排放ESD电流。ESD防护电路312将出现在接触垫片336的正极性ESD电压箝位于约1伏特。
在ND模式ESD期间，部分ESD电流经由一寄生二极管(图中未示)流至Vss线路，此寄生二极管系由第二缓冲器334的NMOS晶体管中的n型扩散区(图中未示)及p阱区所形成。由于电容322耦合接触垫片336的部分ESD电压，RC电路提供一低电压位准至NMOS晶体管324与PMOS晶体管318的栅极，使NMOS晶体管324关闭而PMOS晶体管318开启。由于第一控制电路的NMOS晶体管324关闭，PMOS触发SCR 314的维持电压调低至小于Vdd的位准，例如约-1伏特，使PMOS触发SCR 314保持于栓锁状态。此外，由于PMOS晶体管318开启，PMOS触发SCR 314能迅速开启以排放ESD电流。ESD防护电路312将出现在接触垫片336的负极性ESD电压箝位于约-1伏特。
图16为本发明实施例的混压输入输出级ESD防护电路338。请参阅图16，ESD防护电路338包含PMOS触发SCR 340及控制电路。PMOS触发SCR 340包含一SCR与PMOS晶体管342。控制电路包含电阻344、电容346及NMOS晶体管348。
于正常操作期间，由电阻344及电容346所组成的RC电路提供一高位准信号至NMOS晶体管348与PMOS晶体管342的栅极以开启NMOS晶体管348并关闭PMOS晶体管342。由于控制电路的NMOS晶体管348开启，PMOS触发SCR 340的维持电压提高至高于Vdd的位准，使PMOS触发SCR 340不致栓锁。于正常操作期间，PMOS晶体管342可能因正极性源极对栅极电压的存在而意外开启，造成漏电流。在本发明实施例中，为防止PMOS晶体管342于正常操作期间产生漏电流，系将二极管串350连接至PMOS触发SCR 340。
在ESD期间，例如有正极性ESD出现在接触垫片352，ESD电流经由一寄生二极管354流至二极管串350与PMOS触发SCR 340，此寄生二极管354系由PMOS晶体管356的漏极与基体所形成。由于时间延迟，RC电路提供一低位准信号至NMOS晶体管348与PMOS晶体管342的栅极以关闭NMOS晶体管348并开启PMOS晶体管342。由于NMOS晶体管348关闭，PMOS触发SCR340的维持电压调降至小于Vdd的位准，使PMOS触发SCR 340保持于栓锁状态。此外，由于PMOS晶体管342开启，PMOS触发SCR 340能迅速开启以排放ESD电流。ESD防护电路338将正极性ESD电压箝位于低于Vdd的位准，而此位准须视二极管串350中的二极管数目而定。
图17为本发明实施例的混压电源ESD防护电路338的电路示意图。请参阅图17，此电路除了如前文所述实施例所讨论的连接于高电压线路与低电压线路间的ESD防护电路358外，还包含连接于两高电压线路Vdd1、Vdd2与两低电压线路Vss1、Vss2间的ESD防护电路360。
图18为本发明实施例使用NMOS触发SCR 364的混压电源ESD防护电路362的电路图。请参阅图18，ESD防护电路362连接于第一电源线路368与第二电源线路370之间。在一实施例中，第一电源线路368与第二电源线路370皆为高压电源线路，例如相异或相同电压位准的Vdd1、Vdd2。在另一实施例中，第一电源线路368与第二电源线路370皆为低压电源线路，例如相异或相同电压位准的Vss1、Vss2。ESD防护电路362包括NMOS触发SCR 364及一控制电路366。NMOS触发SCR 364包含一SCR与NMOS晶体管372。控制电路366包含电阻374、电容376及PMOS晶体管378。
假设第一电源线路368的电压位准高于第二电源线路370的电压位准，例如Vdd1＞Vdd2，于正常操作期间，由电阻374及电容376所组成的RC电路提供Vdd2的电压位准至NMOS晶体管372与PMOS晶体管378的栅极。此时，PMOS晶体管378为开启因其源极电位，即Vdd1，大于其栅极电位Vdd2。同时，NMOS晶体管372为关闭因其栅极与源极等电位，皆为Vdd2。由于控制电路366的PMOS晶体管378开启，NMOS触发SCR 364的维持电压提高至高于Vdd1的位准，使NMOS触发SCR 364不致栓锁。
如有正极性ESD出现在Vdd1线路368且Vdd2线路370接地，由于电容376耦合部分的ESD电压，RC电路提供一正电压至NMOS晶体管372与PMOS晶体管378的栅极，使NMOS晶体管372关闭而PMOS晶体管378开启。由于控制电路366的PMOS晶体管378关闭，NMOS触发SCR 364的维持电压调低至小于Vdd1的位准，例如约1伏特，使NMOS触发SCR 364保持于栓锁状态。此外，由于NMOS晶体管372开启，NMOS触发SCR 364能迅速开启以排放ESD电流，并将正极性ESD电压箝位于约1伏特。
如有负极性ESD出现在Vdd2线路370且Vdd1线路368接地，由于时间延迟，RC电路提供一接地电压至NMOS晶体管372与PMOS晶体管378的栅极。此时，PMOS晶体管378为关闭因其源极与栅极等电位，皆为接地电位。此外，NMOS晶体管372为开启因其栅极电位大于其源极电位。由于控制电路366的PMOS晶体管378关闭，NMOS触发SCR 364的维持电压调低至小于约-1伏特，使NMOS触发SCR 364保持于栓锁状态。同时，由于NMOS晶体管372开启，NMOS触发SCR 364能迅速开启以排放ESD电流，并将负极性ESD电压箝位于约-1伏特。
如有正极性ESD出现在Vdd2线路370且Vdd1线路368接地，二极管380为顺偏，将正极性ESD电压箝位于二极管380的临界电压。
如有负极性ESD出现在Vdd1线路368且Vdd2线路370接地，二极管380为顺偏，将负极性ESD电压箝位于二极管380的临界电压。
图19为本发明实施例使用PMOS触发SCR 384的混压电源ESD防护电路382的电路图。请参阅图19，ESD防护电路382连接于第一电源线路388与第二电源线路390之间。在一实施例中，第一电源线路388与第二电源线路390皆为高压电源线路，例如相异或相同电压位准的Vdd1、Vdd2。在另一实施例中，第一电源线路388与第二电源线路390皆为低压电源线路，例如相异或相同电压位准的Vss1、Vss2。ESD防护电路382包括PMOS触发SCR 384及一控制电路386。PMOS触发SCR 384包含一SCR与PMOS晶体管392。控制电路386包含电阻394、电容396及NMOS晶体管398。
假设第一电源线路388的电压位准高于第二电源线路390的电压位准，例如Vdd1＞Vdd2，于正常操作期间，由电阻394及电容396所组成的RC电路提供Vdd1的电压位准至PMOS晶体管392与NMOS晶体管398的栅极。此时，NMOS晶体管398为开启因其栅极电位，即Vdd1，大于其源极电位Vdd2。同时，PMOS晶体管392为关闭因其栅极与源极等电位，皆为Vdd1。由于控制电路386的NMOS晶体管398开启，PMOS触发SCR 384的维持电压提高至高于Vdd1的位准，使PMOS触发SCR 384不致栓锁。
如有正极性ESD出现在Vdd1线路388且Vdd2线路390接地，由于时间延迟，RC电路输出一接地电压至PMOS晶体管392与NMOS晶体管398的栅极。此时，NMOS晶体管398为关闭因其源极与栅极等电位皆为接地电位。此外，PMOS晶体管392为开启因其源极电位大于其栅极电位。由于控制电路386的NMOS晶体管398关闭，PMOS触发SCR 384的维持电压调低至小于约1伏特，使PMOS触发SCR 384保持于栓锁状态。同时，由于PMOS晶体管392开启，PMOS触发SCR 384能迅速开启以排放ESD电流，并将正极性ESD电压箝位于约1伏特。
如有负极性ESD出现在Vdd2线路390且Vdd1线路388接地，由于电容396耦合部分的ESD电压，RC电路提供一负电压至PMOS晶体管392与NMOS晶体管398的栅极，使PMOS晶体管392开启而NMOS晶体管398关闭。由于控制电路386的NMOS晶体管398关闭，PMOS触发SCR 384的维持电压调低至小于Vdd1的位准，例如约-1伏特，使PMOS触发SCR 384保持于栓锁状态。此外，由于PMOS晶体管392开启，PMOS触发SCR 384能迅速开启以排放ESD电流，并将负极性ESD电压箝位于约-1伏特。
如有正极性ESD出现在Vdd2线路390且Vdd1线路388接地，二极管400为顺偏，将正极性ESD电压箝位于二极管400的临界电压。
如有负极性ESD出现在Vdd1线路388且Vdd2线路390接地，二极管400为顺偏，将负极性ESD电压箝位于二极管400的临界电压。
本发明因此提供一种静电放电的防护方法，包括提供一个具有维持电压的可控硅整流器(SCR)，以及控制SCR的维持电压使其高于或低于一电源电压Vdd。具体的，本发明的方法于正常操作期间将维持电压提升至高于Vdd以使SCR不致栓锁，以及于ESD期间将维持电压调低至低于Vdd以使SCR保持于栓锁状态。
图20A为本发明实施例的SCR 500的剖视图。SCR 500的结构与图5的SCR 84或图9的SCR 128相似，但图5控制电路86的NMOS晶体管107或图9控制电路186的NMOS晶体管188系埋入于SCR 500中。将原本控制电路中的MOS晶体管整合至SCR中可简化SCR布局，减小SCR尺寸以及简化控制电路的复杂度。
请参阅图20A，SCR 500包括一p型基体502、一n型阱区504、一形成于n型阱区504内的第一p型扩散区506、一个部份形成于n阱区504内的第二p型扩散区508、一个部份形成于另一n阱区512的第一n型扩散区510、以及一形成于p型基体502内的第二n型扩散区514。第二n型扩散区514藉由一金属层或自动对准金属硅化物(salicide)层516连接至第二p型扩散区508。P型晶体管520与n型晶体管530与SCR 500一体成型。P型晶体管520具有一栅极522、一侧壁间隔层524以及一形成于n阱区504内的信道。第一p型扩散区506与第二p型扩散区508分别作为p型晶体管520的源极与漏极。n型晶体管530具有一栅极532、一侧壁间隔层534以及一形成于p型基体502内的信道。第一n型扩散区510与第二n型扩散区514分别作为n型晶体管530的源极与漏极。P型晶体管520的作用在于促使SCR 500开启。n型晶体管530的作用则在于控制SCR 500的维持电压。
厚氧化层540系用以提供电气绝缘。做为SCR 500的阳极的第一p型扩散区506连接至接触垫片550。做为SCR 500的阴极的第一n型扩散区510则连接至参考电位或接地位准(GND)。在本发明的一实施例中，第一p型扩散区506连接至一电源线路，例如Vdd。
图20B为本发明实施例的控制电路600。控制电路600具有一电阻602、一电容604以及一输出端606。由电阻602与电容604所形成的电阻电容电路提供约1微秒(1μs)的时间延迟，比一般ESD脉冲的150至300纳秒(ns)的时间延迟为长。控制电路600连接于第一电源线路如Vdd与第二电源线路如Vss之间。输出端606连接至图20A所示的栅极522、532。由SCR 500与控制电路600所提供的ESD防护作用与图5的ESD防护电路82或图9的ESD防护电路184相似。
请参阅图20A与20B，于正常操作期间，栅极522、532偏压于高电压位准Vdd，使p型晶体管520关闭而n型晶体管530开启。控制电路600由于n型晶体管530的开启而呈现出比SCR 500的基体电阻为小的阻值。SCR500的维持电压提高到Vdd的上，使SCR 500不致栓锁。
于ESD期间，栅极522、532由于电阻电容电路所提供的时间延迟而偏压于低电压位准Vss，使p型晶体管520开启而n型晶体管530关闭。控制电路600由于n型晶体管530的关闭而呈现出比SCR 500的基体电阻为大的阻值。SCR 500的维持电压降低至Vdd的下，使SCR 500保持栓锁状态以排放ESD电流。
图21为本发明另一实施例的ESD防护电路620。ESD防护电路620具有一个SCR 500、一个PMOS晶体管520、一个NMOS晶体管530以及一个控制电路600。控制电路600连接于第一电源线路Vdd与第二电源线路Vss之间。SCR 500连接于接触垫片550与第二电源线路Vss之间。PMOS晶体管520与NMOS晶体管530系与SCR 500一体成型。
于正常操作期间，控制电路600提供一第一电压位准Vdd至PMOS晶体管520与NMOS晶体管530，从而提供一个高于Vdd的第一维持电压至SCR 500，使SCR 500不致栓锁。
于ESD期间，例如有正极性ESD脉冲出现在接触垫片550且第二电源线路Vss接地，控制电路600提供一第二电压位准Vss至PMOS晶体管520与NMOS晶体管530，从而提供一个低于Vdd的第二维持电压至SCR 500，使SCR500保持于栓锁状态，将ESD脉冲由接触垫片550排放至第二电源线路Vss。
图22为本发明又一实施例的ESD防护电路640。ESD防护电路640的结构与ESD防护电路620相似，但SCR 500系连接于第一电源线路Vdd与第二电源线路Vss之间。于ESD期间，例如有正极性ESD脉冲出现在第一电源线路Vdd且第二电源线路Vss接地，控制电路600提供一第二电压位准Vss至PMOS晶体管520与NMOS晶体管530，从而提供一个低于Vdd的第二维持电压至SCR 500，使SCR 500保持于栓锁状态。ESD脉冲由第一电源线路Vdd排放至第二电源线路Vss。
图23为本发明再一实施例的ESD防护电路660。ESD防护电路660具有多个SCR 500-1、500-2…500-n与500-p，以及一个控制电路600。以SCR 500-n为代表，其具有一个PMOS晶体管520-n与一个NMOS晶体管530-n，皆与SCR 500-n一体成型。控制电路600具有一输出端606连接至该等SCR的PMOS与NMOS晶体管的栅极(未标号)。SCR 500-p连接于第一电源线路Vdd与第二电源线路Vss之间。每一个SCR 500-1、500-2…500-n与连接于一个相对应的接触垫片550-1、550-2…550-n与第二电源线路Vss之间。
于正常操作期间，控制电路600经由此等PMOS与NMOS晶体管提供一第一维持电压至SCR 500-1、500-2…500-n与500-p，使此等SCR不致栓锁。
如有正极性ESD脉冲出现在某一接触垫片，例如是接触垫片550-1，且第一电源线路Vdd接地，控制电路600经由此等PMOS与NMOS晶体管提供一第二维持电压至SCR 500-1、500-2…500-n与500-p，使此等SCR保持于栓锁状态。ESD脉冲则由接触垫片550-1经第二电源线路Vss排放至第一电源线路Vdd，此为第一路径P1。
如有正极性ESD脉冲出现在第一电源线路Vdd且某一接触垫片接地，例如是接触垫片550-1，控制电路600经由此等PMOS与NMOS晶体管提供一第二维持电压至SCR 500-1、500-2…500-n与500-p，使此等SCR保持于栓锁状态。ESD脉冲则由第一电源线路Vdd经第二电源线路Vss排放至接触垫片550-1，此为第二路径P2。
如有正极性ESD脉冲出现在某一接触垫片，例如是接触垫片550-2，且另一接触垫片接地，例如是接触垫片550-n，控制电路600经由此等PMOS与NMOS晶体管提供一第二维持电压至SCR 500-1、500-2…500-n与500-p，使此等SCR保持于栓锁状态。ESD脉冲则由接触垫片550-2经第二电源线路Vss排放至接触垫片550-n，此为第三路径P3。
本发明亦提供一种静电放电(ESD)的防护方法。提供一个具有一维持电压的可控硅整流器(SCR)。将一个PMOS晶体管及一个NMOS晶体管与SCR一体成型。PMOS晶体管具有一第一栅极，而NMOS晶体管则具有一第二栅极。在第一状况期间，提供一第一信号至第一与第二栅极来提高SCR的维持电压，使SCR不致栓锁。在第二状况期间，提供一第二信号至第一与第二栅极来降低SCR的维持电压，使SCR保持于栓锁状态。
在本发明的另一实施例中，ESD防护方法包括提供一个具有第一电压位准的第一电源线路与一个具有第二电压位准的第二电源线路，第二电压位准不同于第一电压位准。提供多个接触垫片。提供多个可控硅整流器(SCR)，每一个SCR具有一个PMOS晶体管与一个NMOS晶体管，皆与SCR一体成型。此等SCR的至少一SCR系连接于第一与第二电源线路之间，而使其余的SCR则连接于一相对应的接触垫片与第二电源线路之间。于正常操作期间，经由此等PMOS与NMOS晶体管提供一第一维持电压至此等SCR，使此等SCR不致栓锁。于ESD期间，经由此等PMOS与NMOS晶体管提供一第二维持电压至此等SCR，使此等SCR保持于栓锁状态。
在一实施例中，ESD脉冲由接触垫片的一经由第二电源线路排放至第一电源线路。在另一实施例中，ESD脉冲由第一电源线路经由第二电源线路排放至接触垫片的一。在又一实施例中，ESD脉冲由接触垫片的一经由第二电源线路排放至另一接触垫片。
以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围的内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
权利要求
1.一种静电放电防护集成电路，其特征在于包括一可控硅整流器；一连接至可控硅整流器的控制电路，于第一状况期间提供可控硅整流器第一维持电压以使其不致栓锁，以及于第二状况期间提供可控硅整流器第二维持电压以使其保持于栓锁状态，其中第一维持电压不同于第二维持电压。
2.如权利要求1所述的静电放电防护集成电路，其特征在于所述可控硅整流器包含一寄生双载子晶体管及一连接于该寄生双载子晶体管的基极与射极间的寄生电阻。
3.如权利要求2所述的静电放电防护集成电路，其特征在于所述控制电路于第一状况期间呈现小于该寄生电阻的阻值。
4.如权利要求3所述的静电放电防护集成电路，其特征在于所述控制电路于第二状况期间呈现大于该寄生电阻的阻值。
5.如权利要求1所述的静电放电防护集成电路，其特征在于所述可控硅整流器包含一p型基体、一形成于p型基体中的n阱区、一形成于n阱区中的p型扩散区以及一形成于n阱区外的n型扩散区。
6.如权利要求1所述的静电放电防护集成电路，其特征在于所述控制电路包含一连接至可控硅整流器的金氧半晶体管，以及一提供延迟的电阻电容电路。
7.如权利要求4所述的静电放电防护集成电路，其特征在于所述控制电路包含一NMOS晶体管，其具有一漏极连接至一个部分形成于该n阱区中的扩散区。
8.如权利要求4所述的静电放电防护集成电路，其特征在于所述控制电路包含一PMOS晶体管，其具有一源极连接至一个部分形成于该n阱区的扩散区。
9.如权利要求7所述的静电放电防护集成电路，其特征在于所述控制电路包含一电阻，该电阻的一端连接至NMOS晶体管的栅极，以及一电容，该电容的一端连接至该电阻以及该NMOS晶体管的栅极。
10.如权利要求9所述的静电放电防护集成电路，其特征在于所述控制电路包含一反相器，一电阻以及一电容，该反相器的一输出端连接至PMOS晶体管的栅极，该电阻的一端连接至反相器的一输入端，而该电容的一端连接至电阻及反相器的输入端。
11.如权利要求4所述的静电放电防护集成电路，其特征在于另包含一PMOS晶体管用以触发可控硅整流器，该PMOS晶体管具有一源极连接至可控硅整流器的p型扩散区，一漏极连接至可控硅整流器的p型基体，以及一基体连接至可控硅整流器的n阱区。
12.如权利要求4所述的静电放电防护集成电路，其特征在于另包含一NMOS晶体管用以触发可控硅整流器，该NMOS晶体管具有一源极连接至可控硅整流器的n型扩散区，一漏极连接至可控硅整流器的n阱区，以及一基体连接至可控硅整流器的p型基体。
13.一种静电放电防护集成电路，其特征在于包括一MOS触发的可控硅整流器，其包含一可控硅整流器以及一连接至可控硅整流器以触发该可控硅整流器的金氧半晶体管；以及一控制电路，其连接至MOS触发的可控硅整流器，以于第一状况期间提供一第一维持电压至MOS触发的可控硅整流器，以使MOS触发的可控硅整流器不致栓锁，以及于第二状况期间提供一第二维持电压至MOS触发的可控硅整流器，以使MOS触发的可控硅整流器保持于栓锁状态，其中第一维持电压不同于第二维持电压。
14.如权利要求13所述的静电放电防护集成电路，其特征在于所述MOS触发的可控硅整流器为第一MOS触发可控硅整流器，其包含一PMOS晶体管及一第一可控硅整流器，以及其中该集成电路另包括一第二MOS触发可控硅整流器，其包含一NMOS晶体管及一第二可控硅整流器。
15.如权利要求14所述的静电放电防护集成电路，其特征在于所述连接至第一MOS触发可控硅整流器的控制电路为一第一控制电路，该集成电路另包括一连接至第二MOS触发可控硅整流器的第二控制电路。
16.如权利要求14所述的静电放电防护集成电路，其特征在于所述第一控制电路包含一电容器，其一端连接至一接触垫片以耦合该接触垫片的部分静电放电电压。
17.如权利要求15所述的静电放电防护集成电路，其特征在于所述第二控制电路包含一电容器，其一端连接至一接触垫片以耦合该接触垫片的部分静电放电电压。
18.如权利要求15所述的静电放电防护集成电路，其特征在于所述第一控制电路包含一NMOS晶体管以及一反相器，该反相器连接至NMOS晶体管的栅极以及PMOS触发可控硅整流器的PMOS晶体管的栅极。
19.如权利要求16所述的静电放电防护集成电路，其特征在于所述第二控制电路包含一PMOS晶体管以及一反相器，该反相器连接至PMOS晶体管的栅极以及NMOS触发可控硅整流器的NMOS晶体管的栅极。
20.一种静电放电防护集成电路，其特征在于包括一可控硅整流器，其具有一第一掺杂型的基体、一形成于基体中而为第二掺杂型的半导体阱区、一形成于半导体阱区中而为第一掺杂型的第一扩散区，以及一形成于半导体阱区之外而为第二掺杂型的第二扩散区；一控制电路，其连接至可控硅整流器以于第一状况期间提供一第一维持电压至可控硅整流器以使其不致栓锁，以及于第二状况期间提供一第二维持电压至可控硅整流器以使其保持栓锁状态，其中第一维持电压不同于第二维持电压。
21.一种静电放电的防护方法，包括提供一个具有第一维持电压的可控硅整流器；于第一状况期间控制可控硅整流器的维持电压使其高于一电源电压以使可控硅整流器不致栓锁，以及于第二状况期间控制可控硅整流器的维持电压使其低于电源电压以使可控硅整流器保持于栓锁状态。
22.如权利要求21所述的静电放电的防护方法，其特征在于另包括提供一连接至可控硅整流器的p型金氧半晶体管以于第二状况期间触发该可控硅整流器。
23.如权利要求21所述的静电放电的防护方法，其特征在于另包括提供一连接至可控硅整流器的n型金氧半晶体管以于第二状况期间触发该可控硅整流器。
24.如权利要求21所述的静电放电的防护方法，其特征在于另包括将可控硅整流器连接于一第一电源线路及一第二电源线路之间。
25.如权利要求24所述的静电放电的防护方法，其特征在于另包括以该第一电源线路做为Vdd线路，且以该第二电源线路做为Vss线路。
26.一种静电放电防护集成电路，其特征在于包括一个可控硅整流器；一个第一导电型的第一晶体管，与可控硅整流器一体成型，具有一第一栅极；一个第二导电型的第二晶体管，与可控硅整流器一体成型，具有一第二栅极；一个控制电路，因应于施加至第一与第二栅极的第一电压，提供一第一维持电压至可控硅整流器以使其不致栓锁，且因应于施加至第一与第二栅极的第二电压，提供一第二维持电压至可控硅整流器以使其保持于栓锁状态。
27.如权利要求26所述的静电放电防护集成电路，其特征在于该控制电路另包括一输出端连接至第一与第二栅极。
28.如权利要求26所述的静电放电防护集成电路，其特征在于该控制电路另包括一电阻、一电容与一个位于电阻与电容之间的输出端。
29.如权利要求26所述的静电放电防护集成电路，其特征在于该控制电路另包括一电阻电容延迟电路。
30.如权利要求26所述的静电放电防护集成电路，其特征在于该可控硅整流器另包含一p型基体、一形成于p型基体中的n阱区、一形成于n阱区中的p型扩散区以及一形成于n阱区外的n型扩散区。
31.如权利要求30所述的静电放电防护集成电路，其特征在于该第一晶体管另包括一形成于n阱区中的信道区。
32.如权利要求30所述的静电放电防护集成电路，其特征在于该第二晶体管另包括一形成于p阱区中的信道区。
33.一种静电放电防护集成电路，其特征在于包括一个可控硅整流器；一个与可控硅整流器一体成型的p型晶体管；一个与可控硅整流器一体成型的n型晶体管；一个连接至p型与n型晶体管的控制电路，其提供一第一电压至可控硅整流器以使其不致栓锁，并且提供一第二电压至可控硅整流器以使其保持于栓锁状态。
34.如权利要求33所述的静电放电防护集成电路，其特征在于该控制电路另包括一电阻、一电容与一个位于电阻与电容之间的输出端。
35.如权利要求33所述的静电放电防护集成电路，其特征在于该控制电路另包括一输出端连接至p型晶体管的栅极与n型晶体管的栅极。
36.如权利要求33所述的静电放电防护集成电路，其特征在于该可控硅整流器另包含一p型基体、一形成于p型基体中的n阱区、一形成于n阱区中的p型扩散区以及一形成于n阱区外的n型扩散区。
37.如权利要求36所述的静电放电防护集成电路，其特征在于该可控硅整流器另包括部份形成于n阱区的另一p型扩散区来做为p型晶体管的漏极，而其中的p型扩散区做为p型晶体管的源极。
38.如权利要求36所述的静电放电防护集成电路，其特征在于该可控硅整流器另包括形成于p型基体内另一n型扩散区来做为n型晶体管的漏极，而其中的n型扩散区做为n型晶体管的源极。
39.如权利要求33所述的静电放电防护集成电路，其特征在于该可控硅整流器连接于一接触垫片与一电源线路之间。
40.如权利要求33所述的静电放电防护集成电路，其特征在于其特征在于该可控硅整流器连接于相异的电源线路之间。
41.一种静电放电防护集成电路，其特征在于包括一个具有第一电压位准的第一电源线路；一个具有第二电压位准的第二电源线路；多个接触垫片；多个可控硅整流器，每一个可控硅整流器皆包括一个p型晶体管与一个n型晶体管，该p型与n型晶体管与可控硅整流器一体成型；一个控制电路，经由p型与n型晶体管提供一第一维持电压至该等可控硅整流器以使该等可控硅整流器不致栓锁，并且经由p型与n型晶体管提供一第二维持电压至该等可控硅整流器以使该等可控硅整流器于静电放电脉冲出现在第一电源线路或接触垫片之一的静电放电期间内保持于栓锁状态。
42.如权利要求41所述的静电放电防护集成电路，其特征在于包括该等可控硅整流器另包括至少一个连接于第一与第二电源线路之间的可控硅整流器，而其余的可控硅整流器则连接于一相对应的接触垫片与第二电源线路之间。
43.如权利要求42所述的静电放电防护集成电路，其特征在于包括在静电放电期间内，静电放电脉冲由该等接触垫片之一经由第二电源线路排放至第一电源线路。
44.如权利要求42所述的静电放电防护集成电路，其特征在于包括在静电放电期间内，静电放电脉冲由第一电源线路经由第二电源线路排放至该等接触垫片之一。
45.如权利要求42所述的静电放电防护集成电路，其特征在于包括在静电放电期间内，静电放电脉冲由该等接触垫片之一经由第二电源线路排放至另一接触垫片。
46.如权利要求41所述的静电放电防护集成电路，其特征在于包括该控制电路另包括一电阻电容延迟电路。
47.如权利要求41所述的静电放电防护集成电路，其特征在于包括该控制电路另包括一输出端连接至每一个p型与n型晶体管的栅极。
48.一种静电放电防护的方法，包括提供一个具有一维持电压的可控硅整流器；将一个第一导电型的第一晶体管与可控硅整流器一体成型，第一晶体管具有第一栅极；将一个第二导电型的第二晶体管与可控硅整流器一体成型，第二晶体管具有第二栅极；提供一第一信号至第一与第二栅极来提高可控硅整流器的维持电压以使其不致栓锁；提供一第二信号至第一与第二栅极来降低可控硅整流器的维持电压以使其保持于栓锁状态。
49.如权利要求48所述的静电放电防护的方法，其特征在于另包括将可控硅整流器的维持电压提高至一电源电压之上。
50.如权利要求48所述的静电放电防护的方法，其特征在于另包括将可控硅整流器的维持电压降低至一电源电压之下。
51.如权利要求48所述的静电放电防护的方法，其特征在于另包括将可控硅整流器连接于一接触垫片与一电源线路之间。
52.如权利要求48所述的静电放电防护的方法，其特征在于另包括将可控硅整流器连接于相异的电源线路之间。
53.一种对内部电路提供静电放电防护的方法，包括提供一个具有第一电压位准的第一电源线路；提供一个具有第二电压位准的第二电源线路；提供多个接触垫片；提供多个可控硅整流器，每一个可控硅整流器皆包括一个p型晶体管与一个n型晶体管，该p型与n型晶体管与可控硅整流器一体成型；经由p型与n型晶体管提供一第一维持电压至该等可控硅整流器以使该等可控硅整流器不致栓锁；以及经由p型与n型晶体管提供一第二维持电压至该等可控硅整流器以使该等可控硅整流器于静电放电脉冲出现在第一电源线路或接触垫片之一的静电放电期间内保持于栓锁状态。
54.如权利要求53所述的一种对内部电路提供静电放电防护的方法，其特征在于另包括使该等可控硅整流器的至少一可控硅整流器连接于第一与第二电源线路之间，而使其余的可控硅整流器连接于一相对应的接触垫片与第二电源线路之间。
55.如权利要求54所述的一种对内部电路提供静电放电防护的方法，其特征在于另包括将静电放电脉冲由接触垫片之一经由第二电源线路排放至第一电源线路。
56.如权利要求54所述的一种对内部电路提供静电放电防护的方法，其特征在于另包括将静电放电脉冲由第一电源线路经由第二电源线路排放至接触垫片之一。
57.如权利要求54所述的一种对内部电路提供静电放电防护的方法，其特征在于另包括将静电放电脉冲由接触垫片之一经由第二电源线路排放至另一接触垫片。
全文摘要
本发明提供一种静电放电防护集成电路，包括一可控硅整流器，其具有一第一掺杂型的基体、一形成于基体中而为第二掺杂型的半导体阱区、一形成于半导体阱区中而为第一掺杂型的第一扩散区，以及一形成于半导体阱区之外而为第二掺杂型的第二扩散区；一控制电路，其连接至可控硅整流器以于第一状况期间提供一第一维持电压至可控硅整流器以使其不致栓锁，以及于第二状况期间提供一第二维持电压至可控硅整流器以使其保持栓锁状态，其中第一维持电压不同于第二维持电压。
文档编号H01L23/58GK1649142SQ20041003931
公开日2005年8月3日 申请日期2004年1月19日 优先权日2004年1月19日
发明者陈子平, 张智毅, 柯明道 申请人:财团法人工业技术研究院