专利名称：具有其内形成有空隙区的外延图形的集成电路器件及其形成方法
技术领域：
本发明涉及集成电路器件及其形成方法，更具体涉及集成电路晶体管器件及其形成方法。
背景技术：
随着半导体器件变得更高度地集成，以增强性能、速度和/或成本效益，各种问题可能出现。这种问题的例子包括短沟道效应如穿通，结区和衬底之间的寄生电容(例如，结电容)增加，以及漏电流增加等。
为了解决这些问题，引入了双栅极场效应晶体管技术。在双栅极场效应(FET)技术中，栅电极形成在沟道的两侧上。结果，可以减小短沟道效应。但是，寄生电容和漏电流的问题可能仍然存在。
为了减轻这些问题，提出了使用绝缘体上的硅(SOI)技术的场效应晶体管技术，其中绝缘层布置在硅衬底上。与场效应晶体管形成在体硅上和有源区形成在体硅中的传统方法不同，SOI FET具有形成在绝缘层上的硅中的有源区。
SOI FET技术可以具有某些优点，如低工作电压、有效的器件隔离、结漏电流的控制以及短沟道效应的减小。SOI FET技术可能具有浮体效应的问题，该问题是在器件工作期间由绝缘体上的硅中的热量和电子空穴对的堆集引起的。由于浮体效应，SOI FET技术可能导致阈值电压变化以及可能不能提供有效的的器件可靠性。SOI FET技术也可能在集成电路器件中产生应力，该应力源于衬底和绝缘层之间不同的热膨胀系数。此外，SOI衬底的制造成本可能是昂贵的。
发明内容
根据本发明的一些实施例，一种集成电路器件包括一衬底。外延图形在衬底上且具有在其中形成的一对杂质扩散区以及在其中形成的一对空隙区，布置在一对杂质扩散区和衬底之间。一对杂质扩散区的每一个至少部分地重叠一对空隙区的各个。栅电极在一对杂质扩散区的各个之间的外延图形上。
在本发明的其他实施例中，外延图形直接在衬底上。
在本发明的再一实施例中，各个氧化层布置在一对空隙区的有关一个中，此外，各个氮化层可以布置在一对氧化层的有关一个上。
在本发明的又一实施例中，外延图形包括硅和/或Si-Ge。
在本发明的又一实施例中，栅电极包括多晶硅和/或金属硅化物。
在本发明的又一实施例中，空隙区用绝缘材料填充。
在本发明的又一实施例中，器件隔离层邻近外延图形布置且具有与衬底相对的上表面，低于与衬底相对的外延图形的上表面。
根据本发明的其他实施例，一种集成电路器件，包括衬底。外延图形在衬底上且具有在其中形成的一对杂质扩散区以及在其中形成的一对空隙区，布置在一对杂质扩散区和衬底之间。栅电极在一对杂质扩散区的各个之间的外延图形上。栅电极至少部分地重叠空隙区。
尽管上面根据本发明的器件实施例进行了描述，但是本发明也可以体现为形成集成电路器件的方法。
从其具体实施例的详细描述同时结合附图将更容易理解本发明的其他特点，其中图1A是根据本发明的某些实施例的集成电路器件的透视图；图1B是根据本发明的某些实施例图1A的集成电路器件的剖面图；图2A是根据本发明的再一实施例的集成电路器件的透视图；图2B是根据本发明的再一实施例的图2A的集成电路器件的剖面图；图3A-10A是说明根据本发明的某些实施例图1A和1B的集成电路器件的形成方法的透视图；图3B-10B是说明根据本发明的某些实施例图1A和1B的集成电路器件的形成方法的剖面图；图11A-17A是说明根据本发明的再一实施例图2A和2B的集成电路器件的形成方法的透视图；图11B-17B是说明根据本发明的再一实施例图2A和2B的集成电路器件的形成方法的剖面图；具体实施方式
尽管本发明容易进行各种改进和替换形成，但是通过附图中的例子示出了其具体实施例且在此将详细描述。但是，应该理解这些并不打算限定本发明为公开的具体形式，相反地本发明打算将所有改进、等效和替换都落入由权利要求所限定的本发明的精神和范围内。在整个附图的描述中相同的标记指相同的元件。在图中，为了清楚放大了层和区域的尺寸。应当理解当一个元件例如层、区域或衬底指在另一元件“上”时，它可以直接在另一元件上或还可以存在插入元件。相反，当一个元件如层、区域或衬底称为“直接在另一个元件上”，不存在插入元件。
现在参考图1A和1B，根据本发明的某些实施例的集成电路器件包括衬底301，衬底301包含硅元素。器件隔离区317a形成在衬底301上。器件隔离区317a可以是氧化层。外延图形305a与衬底301接触。外延图形305a例如可以包括硅或Si-Ge。器件隔离区317a限定外延图形305a。亦即，相邻的外延图形305a由器件隔离区317a彼此电隔离。栅电极319形成在外延图形305a和器件隔离区317a上。离子注入的杂质扩散区321形成在栅电极319外部的外延图形305a中。真空区或空隙区311布置在杂质扩散区321之下。真空区或空隙区311用作绝缘区。栅电极319例如可以包括硅、多层电极或金属电极。多层电极或金属电极可以包括顺序层叠的多晶硅和/或金属硅化物。
根据本实施例，在杂质扩散区321之间的外延图形305a直接与衬底301接触。此外，真空区或空隙区311布置在杂质扩散区321和衬底301之间。结果，可以减小短沟道效应和浮体效应。而且，在杂质扩散区321和衬底301之间不可能产生结电容。
根据本发明的某些实施例，可以形成热氧化层313和里衬氮化层315，如图1B所示，以便填充部分真空区或空隙区311，以及布置在器件隔离区317a和衬底301之间。在其他实施例中，真空区311可以用绝缘层如器件隔离层317a填充。
在本发明的某些实施例中，器件隔离区317a具有比外延图形305a的顶面低的顶面。栅电极319控制沟道通过外延图形305a的顶部和/或侧边。结果，可以减小短沟道效应和可以增加有效沟道区。
图2A和图2B分别是根据本发明的再一实施例的集成电路器件的透视/剖面图。图2B是沿图2A的线II-II′的剖面图。与根据图1A和1B上述实施例不同，真空区或空隙区1111或绝缘区布置在杂质扩散区1121之间的栅电极1119之下的外延图形1105a中。杂质扩散区1121之下的外延图形1105a与衬底1101接触。
参考图2A和2B，根据本发明的某些实施例的集成电路器件包括衬底1101，衬底1101具有在其上形成的器件隔离区1117a和外延图形1105。外延图形1105a的两端与衬底1101接触。栅电极1119形成在外延图形1105a上和在器件隔离区1117a上。用杂质离子注入的杂质扩散区1121形成在栅电极1119外部的外延图形1105a中。真空区或空隙区1111形成在杂质扩散区1121之间的栅电极1119之下的外延图形1105a中。
根据本实施例的某些实施例，因为真空区或空隙区1111形成在外延图形1105a中的沟道区之下和杂质扩散区1121之间，所以可以减小短沟道效应。此外，因为杂质扩散区1121之下的外延图形1105a与衬底1101接触，所以也可以减小浮体效应。
如图2B所示，可以形成热氧化层1113和里衬氮化层1115，以便填充部分真空区1111。同样，热氧化层1113和里衬氮化层1115可以形成在器件隔离层1117a和衬底1101之间。在某些实施例中，真空区或空隙区1111可以用绝缘层填充。例如，器件隔离层1117a可以延伸以填充真空区或空隙区1111。
在本发明的某些实施例中，器件隔离区1117a具有比外延图形1105a的顶面低的顶面。栅电极319控制沟道通过外延图形305a的顶部和/或侧边。结果，可以减小短沟道效应和可以增加有效的沟道区。
现在参考图3A至图10A和图3B至图10B，描述例如图1A和图1B中说明的集成电路器件的制造方法。如图3A和3B所示，在衬底301上形成外延牺牲层303。衬底301可以是包括硅的半导体衬底。外延牺牲层303可以包括具有其上可以生长后续的外延层(图5A和5B的305)的晶体结构的材料。换句话说，如果外延层包括硅，那么外延牺牲层303可以包括单晶硅。亦即，外延牺牲层303可以包括具有与硅相同或类似晶体结构和类似于硅的晶格常数的材料。例如，外延牺牲层303可以包括Si-Ge、CeO2和/或CaF2。这些材料仅仅是外延牺牲层适宜材料的例子。可以使用相对于外延层(之后描述)具有刻蚀选择率和具有便于外延层生长的晶体结构的任意材料。
例如，可以使用源气体如二氯硅烷(DCS)、GeH4、HCl以及H2等形成硅-锗外延牺牲层。根据外延牺牲层303的厚度，可以确定真空区或空隙区或绝缘区的厚度。由此，通过控制外延牺牲层303的厚度，真空区或空隙区或绝缘区可以形成以适于各种器件性能。
参考图4A和图4B，构图外延牺牲层303，以形成露出衬底301的预定区域的外延牺牲图形303a。亦即，由露出衬底301的预定区域的外延牺牲图形定义凹槽304。
参考图5A和图5B，在露出的衬底301和外延牺牲图形303a上形成具有平坦顶部的外延层305。通过生长外延层以具有平坦的顶面可以形成外延层305。如果基于外延生长的外延层305的顶部不平整，那么可以使用平整化工艺平整外延层305的顶部。如果由生长工艺外延层305的顶部足够平坦，那么平整化工艺可以不必要。
例如，外延层305可以包括硅层，该外延层305填充凹槽304且与衬底301接触，如图5B所示。此外，外延层305形成在外延牺牲图形303a上。如果外延牺牲层303包括Si-Ge、CeO2、CaF2等，那么使用硅外延层305可能是有利的。如果外延牺牲层303包括硅，那么使用Si-Ge形成外延层305可能是有利的。
现在参考图6A和图6B，在外延层305上形成掩模图形307a。被掩模图形307a覆盖的部分外延层305用作有源区。形成掩模图形307a以跨越凹槽304。
现在参考图7A和图7B，使用掩模图形307a作为蚀刻掩模执行各向异性刻蚀工序，直到衬底301被部分刻蚀。除去由掩模图形307a露出的外延层305、外延牺牲图形303a以及部分衬底301，以在衬底301中形成用于器件隔离的沟槽309。通过各向异性刻蚀形成外延图形305a和刻蚀的外延牺牲图形303a′。
接下来，参考图8A和图8B，有选择地除去由沟槽309露出的外延牺牲图形303a′。结果，形成真空区或空隙区311，真空区或空隙区311对应于刻蚀的外延牺牲图形303a′被除去的区域。真空区或空隙区311开口至沟槽309。因此，通过沟槽309和真空区或空隙区311露出衬底301和外延图形305a。
现在参考图9A和图9B，在309中形成器件隔离区317。在掩模图形307a上和沟槽309中形成绝缘材料，然后被平整直到露出掩模图形307a，以形成器件隔离区317。可以使用化学机械抛光(CMP)或深腐蚀工艺执行平整化工艺。在形成绝缘材料之前，可以通过热氧化工艺形成热氧化层313和可以在热氧化层313上形成里衬氮化层315。热氧化层313和里衬氮化层315形成在沟槽以及真空区或空隙区311的内部。
现在参考图10A和图10B，在有选择地除去露出的掩模图形307a之后，器件隔离区317被刻蚀，以形成器件隔离区317a。器件隔离区317a的顶部低于外延图形305a。例如，器件隔离区317在后续清洗工序中可以被容易地刻蚀。
如图1A和图1B所示，形成跨越外延图形305a的栅电极319。栅电极319横跨在真空区或空隙区311之间的外延图形305a上。在外延图形305a中注入杂质离子然后执行热处理以在外延图形305a中形成杂质扩散区321，外延图形305a在栅电极319的外部，栅电极319在真空区或空隙区311之上。当注入用于杂质扩散区321的离子时，栅极可能被同时掺杂。杂质扩散区321例如可以是源/漏区。
基于外延图形305a的厚度确定杂质扩散区321的深度。由此，通过控制外延图形305a的厚度，外延图形305a可以形成以适于各种器件性能。此外，因为在栅电极319的两侧上的外延图形305a和衬底之间形成真空区或空隙区311，所以用于执行离子注入和用于形成杂质扩散区321的热处理的条件范围增加。
现在参考图11A至图17A和图11B至17B，描述例如图2A和图2B中说明的集成电路器件的制造方法。如图3A和3B所示，在衬底1101上形成外延牺牲层。构图外延牺牲层，如图11A和图11b所示，以形成显示出棒形的外延牺牲图形1103a。与上述实施例相反，外延牺牲图形1103a形成在对应于图4A和图4B的凹槽304的区域上。
现在参考图12A和图12B，在外延牺牲图形1103a和露出的衬底1101上形成其顶部是平整的外延层1105。外延层1105可以是硅层。
现在参考图13A和图13B，在外延图形1105上形成掩模图形1107a。被掩模图形1107a覆盖的部分外延层1105用作有源区。形成跨越外延牺牲图形1103a的掩模图形1107a。
现在参考图14A和图14B，执行刻蚀工序，以除去由掩模图形1107a露出的外延层1105、由掩模图形1107a露出的外延层1105下的外延牺牲图形1103a以及部分衬底1101。结果，形成外延图形1105a和刻蚀的外延牺牲图形1103a′，也形成用于器件隔离的沟槽1109。沟槽1109露出外延图形1105a、刻蚀的外延牺牲图形1103a′以及部分衬底1101。
现在参考图15A和图15B，除去由沟槽1109露出的刻蚀外延牺牲图形1103a′。由此，在刻蚀的外延牺牲图形1103a′被除去的区域形成真空区或空隙区1111。
现在参考图16A和图16B，与根据图9A和图9B上面描述一样，在沟槽1109中形成器件隔离区1117。在掩模图形1107a上和在沟槽1109中形成绝缘材料，然后绝缘材料被平整直到掩模1107a被露出，以形成器件隔离区1117。可以使用化学机械抛光(CMP)或深腐蚀工艺执行平整化工序。在形成绝缘材料之前，可以通过热氧化工艺形成热氧化层1113以及可以在热氧化层1113上形成里衬氮化层1115。热氧化层1113和里衬氮化层1115形成在沟槽以及真空区或空隙区1111的内部。
现在参考图17A和图17B，在有选择地除去露出的掩模图形1107a之后，刻蚀器件隔离区1117以形成器件隔离区1117a。器件隔离区1117a的顶部低于外延图形1105a。器件隔离区1117例如在后续清洗工序中可以被容易地刻蚀。
如图2A和图2B所示，形成跨越外延图形1105a的栅电极11119。栅电极1119横跨在真空区或空隙区1111上的外延图形1105a上。在外延图形1105a中注入杂质离子然后执行热处理，以在外延图形1105a中形成杂质扩散区1121，外延图形1105a在栅电极319的外部。当注入用于杂质扩散区1121的离子时，栅极可能被同时掺杂。杂质扩散区1121例如可以是源/漏区。
根据本发明的某些实施例，因为绝缘区(例如，真空或区)可以形成在杂质扩散区和衬底和/或在沟道区和衬底之间，所以可以有利地减小短沟道效应。而且，可以进行这些实施例，而不使用SOI工艺，这可以提供成本优点。此外，因为外延图形与衬底接触，所以可以减小浮体效应。
在详细描述的结论中，应当注意到在实质上不脱离本发明的原理的条件下，可以对描述的实施例进行多种改变和修改。所有的这种变化和修改都包括在如下的权利要求所阐述的本发明的范围内。
权利要求
1.一种集成电路器件，包括衬底；衬底上的外延图形，其中形成有一对杂质扩散区和布置在一对杂质扩散区和衬底之间的一对空隙区，一对杂质扩散区的各个至少部分地重叠一对空隙区的各个；以及栅电极，该栅电极在一对杂质扩散区的每一个之间的外延图形上。
2.权利要求1的集成电路器件，其中外延图形直接在衬底上。
3.权利要求1的集成电路器件，其中外延图形包括硅和/或硅-锗。
4.权利要求1的集成电路器件，其中栅电极包括多晶硅和/或金属硅化物。
5.权利要求1的集成电路，其中一对空隙区用绝缘材料填充。
6.权利要求1的集成电路，还包括邻近于具有上表面的外延图形的器件隔离层，与衬底相对，其低于与衬底相对的外延图形的上表面。
7.一种集成电路器件，包括衬底；衬底上的外延图形，其中形成有一对杂质扩散区和在一对杂质扩散区的各个之间形成的空隙区；以及在一对杂质扩散区的各个之间的外延图形上的栅电极，栅电极至少部分地重叠空隙区。
8.权利要求7的集成电路器件，其中外延图形直接在衬底上。
9.权利要求7的集成电路器件，其中外延图形包括硅和/或硅-锗。
10.权利要求7的集成电路器件，其中栅电极包括多晶硅和/或金属硅化物。
11.权利要求7的集成电路，其中空隙区用绝缘材料填充。
12.权利要求7的集成电路，还包括邻近于具有上表面的外延图形的器件隔离层，与衬底相对，其低于与衬底相对的外延图形的上表面。
13.一种半导体器件，包括包括器件隔离层的半导体衬底；衬底上的外延图形，形成真空区和器件隔离层；外延图形和器件隔离区上的栅电极；以及在栅电极两侧的外延图形中形成的杂质扩散区。
14.权利要求13的半导体器件，其中真空区布置在栅电极下的外延图形和衬底之间。
15.权利要求13的半导体器件，其中真空区布置在栅电极两侧的外延图形和衬底之间。
16.权利要求13的半导体器件，其中器件隔离区延伸至真空区且填充真空区。
17.权利要求13的半导体器件，其中器件隔离层的顶面低于外延图形的顶面。
18.权利要求13的半导体器件，其中外延图形包括硅和/或硅-锗。
19.一种制造半导体器件的方法，包括在半导体衬底上形成外延牺牲图形；在外延牺牲图形和被外延牺牲图形露出的衬底上形成外延层；刻蚀外延层、外延牺牲图形和衬底的部分厚度，以由外延层形成外延图形和在衬底内形成沟槽；除去由沟槽露出的刻蚀外延牺牲图形；形成填充沟槽的器件隔离区，以致器件隔离区的顶面低于外延牺牲图形的顶面；形成跨越外延图形的栅电极；以及在栅电极两侧的外延图形中形成杂质扩散区。
20.权利要求19的半导体器件的制造方法，其中形成外延图形和用于器件隔离的沟槽包括在外延层上形成掩模图形；使用掩模图形作为蚀刻掩模刻蚀外延层、外延牺牲图形和衬底的部分厚度；以及其中形成器件隔离区包括在掩模图形上形成绝缘材料以填充沟槽；使用绝缘材料的平整化刻蚀，直到露出掩模图形；除去露出的掩模图形；以及深腐蚀绝缘材料，以致绝缘材料的顶面低于外延图形。
21.权利要求20的半导体器件的制造方法，形成绝缘材料之前还包括以下步骤通过执行热氧化工艺在刻蚀的外延牺牲图形和沟槽中形成热氧化层；以及在热氧化层上形成里衬氮化层。
22.权利要求19的半导体器件的制造方法，其中绝缘材料填充刻蚀的外延牺牲图形被除去的区域。
23.权利要求19的半导体器件的制造方法，其中刻蚀的外延牺牲图形被除去的区域布置在栅电极两侧的外延图形和衬底之间。
24.权利要求19的半导体器件的制造方法，其中刻蚀的外延牺牲图形被除去的区域布置在栅电极下的外延图形和衬底之间。
25.权利要求19的半导体器件的制造方法，其中外延层包括硅层。
26.权利要求25的半导体器件的制造方法，其中外延牺牲层具有与硅相同的晶体结构和类似于硅的晶格常数。
27.权利要求26的半导体器件的制造方法，其中外延牺牲层包括Si-Ge、CeO2和/或CaF2。
28.权利要求19的半导体器件的制造方法，其中外延牺牲层包括Si-Ge、CeO2和/或CaF2。
29.权利要求19的半导体器件的制造方法，其中外延牺牲层包括硅并且外延层包括硅-锗。
30.一种半导体器件，包括电连接半导体衬底且布置在衬底上以在其间形成绝缘区的外延硅层；跨越外延硅层的栅电极；以及在栅电极两侧的外延硅层上形成的杂质扩散区。
31.如权利要求30的半导体器件，其中绝缘区布置在杂质扩散区和衬底之间。
32.如权利要求30的半导体器件，其中绝缘区布置在栅电极下的外延硅层和衬底之间。
33.一种集成电路器件，包括衬底；衬底上的外延图形，其中形成有至少一对杂质扩散区和布置在一对杂质扩散区底下的至少一个空隙区；以及栅电极，在一对杂质扩散区的各个之间的外延图形上。
34.权利要求33的集成电路器件，其中至少一个空隙区包括其中形成的一对空隙区、布置在一对杂质扩散区和衬底之间，一对杂质扩散区的各个至少部分地重叠一对空隙区的各个。
35.权利要求33的集成电路器件，其中至少一个空隙区布置在一对杂质扩散区的各个之间，以及其中栅电极至少部分地重叠至少一个空隙区。
36.权利要求33的集成电路器件，其中外延图形直接在衬底上。
37.权利要求33的集成电路器件，还包括在至少一个空隙区中的氧化层。
38.权利要求37的集成电路器件，还包括在氧化层上的氮化层。
39.权利要求33的集成电路器件，其中外延图形包括硅和/或硅-锗。
40.权利要求33的集成电路器件，其中栅电极包括多晶硅和/或金属硅化物。
41.权利要求33的集成电路，其中至少一个空隙区用绝缘材料填充。
42.权利要求33的集成电路，还包括邻近于具有上表面的外延图形的器件隔离层，与衬底相对，其低于与衬底相对的外延图形的上表面。
全文摘要
一种集成电路器件包括衬底。外延图形在衬底上，且其中形成有一对杂质扩散区和布置在一对杂质扩散区和衬底之间的一对空隙区。一对杂质扩散区的各个至少部分地重叠一对空隙区的各个。栅电极在一对杂质扩散区的各个之间的外延图形上。
文档编号H01L29/423GK1542965SQ20041003858
公开日2004年11月3日 申请日期2004年5月8日 优先权日2003年5月2日
发明者李成泳, 金成玟, 朴东健, 吕京奂 申请人:三星电子株式会社