专利名称：改善基底阶梯高度的方法
技术领域：
本发明关于一种半导体制程，特别是有关一种在高低压组件区的制程中改善晶圆基底阶梯高度的方法。
背景技术：
请参考图1A～1E，其为一系列剖面图，显示传统的高低压组件区的制程。在图1A中的基底100具有相互间隔配置的浅沟槽隔离(shallow trenchisolation；STI)结构110，并区隔出高电压组件区101与低电压组件区102。
见图1B，在基底100上形成厚度为1000～2000的氧化物层120；再如图1C所示，于氧化物层120上形成一图形化的罩幕层130后，以图形化的罩幕层130为蚀刻罩幕，移除低电压组件区102的基底100上的氧化物层120，而留在高电压组件区101上的氧化物层120，作为该区的闸极氧化物层(gate oxide)。另外，为确保低电压组件区102的基底100上的氧化物层120能够完全被移除，施以过蚀刻的手段，且浅沟槽隔离结构110通常亦为氧化物层，因此部分浅沟槽隔离结构110亦因受到蚀刻而凹入。
接下来，如图1D所示，移除图形化的罩幕层130，并以热氧化法在低电压组件区102的基底100上，形成一厚度为32～125的氧化物层140，作为该区的闸极氧化物层。因为部分浅沟槽隔离结构110受到移除而凹入，此时的基底100上的阶梯高度(step height)H可达约1700，且高度变化相当剧烈。因此，如图1E所示，在后续的闸极制程中，在基板100上形成一复晶硅层160并将其图形化时，因阶梯高度过高造成蚀刻困难，而会在阶梯高度变化较剧烈之处留下残留的复晶硅侧壁层161，对制程良率与所制造出的半导体组件的电性有不良影响。
图2A～2B披露了台湾专利公告第419784号(其美国对应申请案为US6,130,168)的形成不同厚度的闸氧化物层的方法，其半导体基板10上，有浅沟槽隔离氧化物层20区隔出内存位区A、低电压组件区B与高电压组件区C；在内存位区A上，则依序形成有穿隧氧化物层21与复晶硅层31。
在图2A中，在半导体基板10上，形成ONO介电层40作为内存组件区A的闸极间介电层，而为闪存闸极结构的电容器的介电层，其厚度为100～500；然后，移除高电压组件区C上的ONO介电层40，以ONO介电层40作为低电压组件区B的硬罩幕(hard mask)，以热氧化法于高电压组件区C形成第一闸极氧化物层22，其厚度为100～400。
接下来，如图2B所示，移除低电压组件区B上的ONO(oxide-nitride-oxide)介电层40，仅保留内存位区A上的ONO介电层40；再以热氧化法于低电压组件区B形成第二闸极氧化物层23，其厚度为50～150，并同时增厚第一闸极氧化物层22至100～500。
然而，位于高电压组件区C的第一闸极氧化物层22，其100～500的厚度只适用于工作电压在5V以下的情况。有些组件其工作电压在40V甚或100V以上时，其闸极氧化物层的厚度必须厚达1000，甚至2000，才足以确保长期高电压运作下的电路品质。在此情况下，图2A中作为低电压组件区B的硬罩幕的ONO介电层40，其在内存组件区A的部分作为闪存闸极结构的电容器，厚度通常在100～500，无法再加厚，仅形成厚度为100～400的第一闸极氧化物层22；而欲形成更厚(1000～2000)的第一闸极氧化物层22时，低电压组件区B上的ONO介电层40的厚度就不足以抵挡氧分子的扩散，氧分子会穿透ONO介电层40，在半导体基板10与ONO介电层40之间形成氧化物层，对制程良率与所制造出的半导体组件的电性有不良影响。
发明内容
有鉴于此，本发明提供一种改善基底阶梯高度的方法，适用于高低压组件区的制程，用以提升制程良率和改善所制造半导体组件的电性。
为达到上述目的，本发明提供了一种改善基底阶梯高度的方法，该方法制成的晶圆基底阶梯高度和缓且平滑，可以达到提升制程良率与所制造出的半导体组件的电性表现的效果。
本发明提供的一种改善基底阶梯高度的方法，其中包含提供一基底，以电性隔离结构区隔出一低电压组件区与一高电压组件区；形成一厚度不小于500的氧化屏蔽作为罩幕层，覆盖于该低压组件区与部分该电性隔离结构；以该氧化屏蔽为屏蔽，于暴露的该高电压组件区与该电性隔离结构形成第一氧化物层；移除该氧化屏蔽；于该低电压组件区上形成第二氧化物层，该第二氧化物层的厚度小于该第一氧化物层的厚度。
上述方法形成的基底其高度变化是呈现和缓且平滑的方式，所以能够提升制程良率，并改善制造的半导体组件的电性表现，达成本发明的目的。
具体方法为提供一基底，以一电性隔离结构区隔出一低电压组件区与一高电压组件区，上述低电压组件区与上述高电压组件区的表面具有一垫氧化物层(pad oxide layer)；于上述基底上依序形成一厚度不小于500的氮化硅层与一图形化的罩幕层，其中上述图形化的罩幕层是暴露上述高电压组件区与相邻于上述高电压组件区的部分上述电性隔离结构上方的氮化硅层；以上述图形化的罩幕层为屏蔽，对暴露的上述氮化硅层进行非等向性蚀刻，暴露上述高电压组件区与相邻于上述高电压组件区的部分上述电性隔离结构；依序移除上述图形化的罩幕层与上述高电压组件区表面的垫氧化物层；以上述氮化硅层为屏蔽，于暴露的上述高电压组件区与上述电性隔离结构形成第一氧化物层，其中上述第一氧化物层的厚度以远离上述低电压组件区的方向递增至一既定值后，即大体维持上述既定值；依序移除上述氮化硅层与上述低电压组件区上的上述垫氧化物层；以及于上述低电压组件区上形成第二氧化物层，上述第二氧化物层的厚度小于上述既定值。
上述方法中的氧化屏蔽即罩幕层为氮化硅层，该第一氧化物层可以热氧化法形成，厚度优选为1000～2000；该第二氧化物层可以热氧化法形成，厚度优选为32～125；该垫氧化物层厚度约为200；其中移除该氧化屏蔽优选采用热磷酸法。
本发明的方法所形成的基底高度变化和缓且平滑，所以不会发生如现有技术所残留的不必要的复晶硅层，因而能够提升制程良率，达到改善半导体组件的电性表现的目的。
图1A～1E为系列剖面图，显示的是传统高低压组件区的制程；图2A～2B为系列剖面图，显示的是台湾专利公告第419784号形成不同厚度的闸氧化物层的制程；图3A～3E图为本发明的基底阶梯高度的系列剖面图，显示本发明优选实施例的改善基底阶梯高度的制程。
图4为本发明应用例的基底阶梯高度的剖面图。
附图标记10、100、300——基底20——浅沟槽隔离氧化物层21——穿隧氧化物层 22——第一闸极氧化物层23——第二闸极氧化物层 31——复晶硅层40——ONO介电层 101、301——高电压组件区102、302——低电压组件区110——浅沟槽隔离结构120、140——氧化物层130、330——图形化的罩幕层160、360——复晶硅层161——残留的复晶硅侧壁层303——垫氧化物层 310——电性隔离结构320——第一氧化物层 340——第二氧化物层350——氮化硅层具体实施方式
以下结合具体实施例详细说明本发明，但不限定本发明的实施范围。
请参考图3A～3E，其为系列剖面图，显示了本发明优选实施例的改善基底阶梯高度的方法的流程。
首先请参考图3A，提供一基底300，通常为单晶硅的基底，其表面覆盖一垫氧化物层(pad oxide)303。基底300还具有相互间隔配置的电性隔离结构310，区隔出高电压组件区301与低电压组件区302；电性隔离结构310可以是浅沟槽隔离(shallow trench isolation；STI)结构或是场氧化物层(fieldoxide；FOX)。在本实施例中，垫氧化物层303的厚度约200、电性隔离结构310为浅沟槽隔离结构，且通常为氧化物层。
请参考图3B，于基底300上形成其后将作为氧化屏蔽的氮化硅层350，厚度优选不小于500，在本实施例中，氮化硅层350的厚度约1500；然后再形成一图形化的罩幕层330，例如一图形化的光阻，其图形暴露高电压组件区301及与其邻接的部分电性隔离结构310上方的氮化硅层350。
接下来，请参考图3C，以图形化的罩幕层330为蚀刻罩幕，对暴露的氮化硅层350进行非等向性蚀刻，以移除高电压组件区301及与其邻接的部分电性隔离结构310上方的氮化硅层350；之后移除图形化的罩幕层330与高电压组件区301上的垫氧化物层303，暴露高电压组件区301的基底300。
接下来，请参考图3D，以氮化硅层350为氧化屏蔽，以例如热氧化法于高电压组件区301及与其邻接的部分电性隔离结构310上形成第一氧化物层320，因为受到电性隔离结构310本身的影响，氧与硅(当基底300为单晶硅的基底时)扩散距离较长，因此直接于电性隔离结构310上形成的第一氧化物层320的厚度较薄，并沿远离低电压组件区302的方向递增至一既定值后，即大体维持该既定值；而在第一氧化物层320的厚度维持该既定值的部分，通常是在图3C中暴露的高电压组件区301的基底300的部分，氧可以直接与基底300接触而反应生成第一氧化物层320，其厚度较厚且均匀；其中，上述的既定值优选为1000～2000。另外，由于本发明的氮化硅层350的厚度不小于500，即使以其为氧化屏蔽形成的第一氧化物层320厚达1000～2000，本发明的氮化硅层350的厚度也足以抵挡氧进入并与低电压组件区302的基底300接触，而仅在高电压组件区301及与其邻接的部分电性隔离结构310上，形成第一氧化物层320；其可以在本发明优选实施例的高电压组件区301中，操作40V、甚至100V以上的高电压。
请参考图3E，移除低电压组件区302上的氮化硅层350，优选为使用对于氮化硅层350与氧化物具有高蚀刻选择比的方法，例如热磷酸法，以热磷酸将氮化硅层350蚀除，不伤及第一氧化物层320、电性隔离结构310和垫氧化物层303下的基底300；之后再移除垫氧化物层303；然后以例如热氧化法于低电压组件区302上形成第二氧化物层340，第二氧化物层340的厚度小于上述既定值即第一氧化物层320的厚度，优选为32～125。
此时，由于直接于电性隔离结构310上所形成的第一氧化物层320的厚度较薄，且在电性隔离结构310未受到伤害的情况下，基底300的阶梯高度可降低为400～500，因为第一氧化物层320的厚度以远离低电压组件区302的方向递增至一既定值后，即大体维持该既定值，因此，基底300上的高度变化是呈现和缓且平滑的方式。
请参考图4，为本发明的应用例的剖面图，于改善基底阶梯高度的方法中，在闸极制程中完成3E的步骤之后，先在基底300上毯覆性地形成一复晶硅层360，而后将复晶硅层360图形化时，因为基底300的阶梯高度已降低为400～500，且其高度变化是呈现和缓且平滑的方式，所以不会发生如现有技术所残留的不必要的复晶硅层，而能够提升制程良率与所制造出的半导体组件的电性表现，以此达成本发明的目的。
以上描述了本发明的优选实施例，然其并非用以限定本发明，本领域技术人员对在此公开的实施方案可进行并不偏离本发明范畴和精神的改进和变化。
权利要求
1.一种在高低压组件区制程中改善基底阶梯高度的方法，其中包含提供一基底，该基底具有以电性隔离结构区隔出的一低电压组件区与一高电压组件区；形成一厚度不小于500的氧化屏蔽覆盖于该低压组件区与部分该电性隔离结构；以该氧化屏蔽为屏蔽，于暴露的该高电压组件区与该电性隔离结构上形成第一氧化物层；移除该氧化屏蔽；于该低电压组件区上形成第二氧化物层，该第二氧化物层的厚度小于该第一氧化物层的厚度。
2.如权利要求1所述的方法，其中该氧化屏蔽为氮化硅层。
3.如权利要求1所述的方法，其中该第一氧化物层以热氧化法形成。
4.如权利要求1所述的方法，其中以远离该低电压组件区的方向该第一氧化物层的厚度递增至一既定值后，即大体维持该既定值。
5.如权利要求1、3和4任一项所述的方法，其中该第一氧化物层的厚度为1000～2000。
6.如权利要求1所述的方法，其中该第二氧化物层以热氧化法形成。
7.如权利要求1或6所述的方法，其中该第二氧化物层的厚度为32～125。
8.如权利要求1所述的方法，其中使用热磷酸法移除该氧化屏蔽。
9.如权利要求1所述的方法，其中该低电压组件区与该高电压组件区的表面还具有一垫氧化物层。
10.如权利要求9所述的方法，其中移除该氧化屏蔽后，还包含移除该低电压组件区上的该垫氧化物层。
全文摘要
本发明涉及改善基底阶梯高度(step height)的方法，适用于高低压组件区的制程，该方法包含提供一基底，用一电性隔离结构区隔出一低电压组件区与一高电压组件区；之后形成一厚度不小于500的氮化硅层作为硬罩幕，于上述暴露的高电压组件区和电性隔离结构上形成第一氧化物层；移除上述氮化硅层；并于上述低电压组件区形成厚度小于上述第一氧化物层的第二氧化物层；上述基底的阶梯高度降低至400～500，且第一氧化物层的厚度以远离低电压组件区的方向递增至一既定值后，即大体维持上述既定值，使上述基底的高度变化较和缓。
文档编号H01L21/302GK1681090SQ20041003373
公开日2005年10月12日 申请日期2004年4月9日 优先权日2004年4月9日
发明者杨家伟, 张大鹏 申请人:世界先进积体电路股份有限公司