专利名称：制造合并逻辑器件的方法
技术领域：
本发明涉及一种合并逻辑CMOS器件(merged logic CMOS device)，更具体地涉及一种制造合并逻辑CMOS器件的方法，该方法通过利用逆向阱离子注入工艺(retrograded well ion implantation process)在双扩散漏极(DDD)结构中形成深结(deep junction)来简化工艺。
背景技术：
通常，当使用高电压的外部系统由集成电路控制时，该集成电路需要用于控制高电压的器件。另外，需要高击穿电压的电路也需要用于高压的特殊器件。
高压器件的例子包括液晶显示器(LCD)、驱动荧光指示面板(FIP)的器件等。
对于其上被直接施以高压的外部系统来说，为了通过驱动晶体管平稳地驱动该外部系统，该电压应当比在施加有高压的漏极和半导体衬底之间施加的高压的击穿电压大。
并且，为了提高击穿电压，应当降低衬底中的杂质浓度。
因此，为了获得高击穿电压，在源极区和漏极区的下面部分处形成作为源极和漏极的具有相同导电类型轻掺杂区的DDD(双扩散漏极DoubleDiffused Drain)结构。
通过这样的结构，能够获得高击穿电压，还能避免热载流子效应。
这里，热载流子效应如下由于沟道长度变小，所以在漏极周围的沟道区处形成强电场。
由此，具有加速的高能量的热载流子被俘向栅极，产生了由于泄漏而引起的损耗，并损坏了栅氧化物，结果降低了阈值电压。
在传统的高压器件中，根据结的长度、或源极或漏极的浓度确定高压器件的结击穿电压，因此源极/漏极必须形成在双扩散漏极(DDD)结构中。
为此目的，有必要形成具有深结和低浓度的源极/漏极。这能够通过高温长时间扩散来实现。
然而，形成传统高压器件的工艺有下面的问题。
在实施高压器件的DDD结构的传统技术中，由于反复扩散，必须进行低电压驱动。如果与具有浅结结构的CMOS逻辑器件一起实现DDD结构，就导致逻辑器件特性降低。
这时，当以尽可能小地影响逻辑器件的方式设计工艺时，大大增加了工艺中的步骤数。
这产生了一个问题，就是降低了生产率并增加了制造成本。
发明内容
考虑到现有技术中合并逻辑器件制造工艺的问题设计了本发明，因此本发明的一个目的是提供一种制造合并逻辑器件的方法，该方法在形成高压器件时，通过利用逆向阱离子注入工艺形成双扩散漏极(DDD)结构的深结来简化工艺。
为了实现上述目的，提供一种制造合并逻辑器件的方法，包括步骤在半导体衬底上形成高压p型阱区(high-voltage p-type well region)；进行用于在逻辑区上形成逻辑p型阱区的离子注入和场阻挡离子注入(field stop ionimplantation)；在高压p型阱区中形成逻辑阱区；在整个表面上形成高压栅氧化膜并进行阈值电压离子注入工艺；在逻辑区中形成逻辑栅氧化膜以及同时形成逻辑栅电极和高压栅电极；在逻辑区中形成逻辑LDD区和在栅电极的侧面上形成间隙壁；以及形成逻辑源极/漏极区、高压源极/漏极区和体偏压控制区(bulk bias control region)。
参考附图结合下面实施例的描述，本发明的其它目的和方面将变得清楚，其中图1a-1f是说明根据本发明的制造合并逻辑器件的工艺的剖面图。
具体实施例方式
下文中，将结合附图更详细地描述本发明的优选实施例。
图1a-1f是示出根据本发明的制造合并逻辑器件的工艺的剖面图。
通过简化制造工艺和降低逻辑器件特性的劣化程度，本发明允许减少传统高压制造工艺中的步骤数。
换句话说，在现有技术中的高压器件的源极/漏极的DDD结构中，用于实现深结(deep junction)的热循环代替了逆向阱离子注入工艺。
通过利用逆向阱离子注入工艺，能够减少工艺步骤数，并且这种工艺从产量考虑比较优越。
首先，如图1a所示，在半导体衬底11上形成器件隔离层13以限定有源区，并且在高压器件形成区的半导体衬底11中形成高压p型阱区12。
同时，在高压p型阱区12中形成高压n型阱区15，该高压n型阱区15用于形成该高压器件的源极区/漏极区。
这样，在逻辑p型阱区14和场阻挡层(field stop layer)形成后接着形成高压器件形成区的逻辑阱区15，于是不用高温扩散工艺就形成了高压器件的基本结构。
接着，如图1c所示，在整个表面上形成高压栅氧化膜16a，并进行逻辑器件的阈值电压离子注入和高压器件的阈值电压离子注入(threshold voltageion implantation)。
接着，如图1d所示，通过湿法蚀刻工艺，去除逻辑区的高压栅氧化膜16a并形成逻辑栅氧化膜16b。
并且，栅极形成材料层在整个表面上形成，并被选择性蚀刻而形成逻辑栅电极17a和高压栅电极17b。
接着，如图1e所示，在逻辑区中注入轻掺杂n型杂质离子，以形成逻辑DDD区18。
并且，如图1f所示，在逻辑栅电极17a侧面和高压栅电极17b的侧面形成间隙壁(spacer)，并通过离子注入工艺形成逻辑源极/漏极区19、高压源极/漏极区20和体偏压控制区21。
至此，尽管已经描述了本发明的制造高压(HV)PMOS的方法，但也可以通过与此PMOS制造方法相同的方法来制造NMOS晶体管。
根据本发明，在需求量快速增长的下列应用中采用的高压器件的制造工艺中，可以降低制造成本、并避免使用基本CMOS逻辑器件的实现方法产生的逻辑器件的特性的降低，所述应用包括TFT LCD驱动器IC、移动电话、显示器(彩色STN、OLED)产品等。
前述实施例仅是示范性的，并不能被认为是对本发明的限制。当前教导可以很容易地用于其它类型的装置。本发明的描述用来说明，而非用来限定权利要求的范围。对于本领域技术人员来说，许多变动、修改和改变都是显而易见的。
如上所述的根据本发明的制造合并逻辑器件的方法有以下效果。
首先，通过大大减少实现高压晶体管所需的热扩散步骤数，能够获得逻辑器件的稳定特性。
其次，由于用于实现高压晶体管需要的工艺步骤数减少了，所以简化了工艺、降低了制造成本、并从产量上考虑获得了许多优点。
再次，通过减少扩散可以改善在高压源极/漏极的侧面上由热扩散导致的短沟道裕度的不足。
权利要求
1.一种制造合并逻辑器件的方法，包括步骤在一半导体衬底上形成高压p型阱区；同时进行一用于在一逻辑区上形成逻辑p型阱区的离子注入和一场阻挡离子注入；在该高压p型阱区中形成逻辑阱区；在整个表面上形成高压栅氧化膜，并进行阈值电压离子注入工艺；在该逻辑区中形成逻辑栅氧化膜，并同时形成逻辑栅电极和高压栅电极；在该逻辑区中形成逻辑LDD区，并在所述栅电极的侧面形成间隙壁；以及形成逻辑源极/漏极区、高压源极/漏极区和体偏压控制区。
2.如权利要求1的方法，其中在该逻辑p型阱区形成的同时形成场阻挡层，并且接着形成高压器件形成区的高压n型阱区。
3.如权利要求1的方法，其中通过湿法蚀刻工艺去除该逻辑区中形成的该高压栅氧化膜，并形成逻辑栅氧化膜。
全文摘要
本发明公开了一种制造合并逻辑器件的方法，该方法通过利用逆向阱离子注入工艺形成双扩散漏极(DDD)结构的深结而简化了该工艺。该方法包括步骤在半导体衬底上形成高压p型阱区；进行用以在逻辑区上形成逻辑p型阱区的离子注入和场终止离子注入；在高压p型阱区中形成逻辑阱区；在整个表面上形成高压栅氧化膜并进行阈值电压离子注入工艺；在逻辑区中形成逻辑栅氧化膜以及同时形成逻辑栅电极和高压栅电极；在逻辑区中形成逻辑LDD区和在栅电极的侧面上形成间隙壁；以及形成逻辑源极/漏极区、高压源极/漏极区和体偏压控制区。
文档编号H01L21/70GK1527380SQ20041003303
公开日2004年9月8日 申请日期2004年1月27日 优先权日2003年1月27日
发明者金成旭 申请人:海力士半导体有限公司