专利名称：制造具有绝缘环的沟道式电容器的方法
技术领域：
本发明涉及一种制造尤其用于半导体存储单元的、具有绝缘环的沟道式电容器(trench capacitor)的方法，该沟道式电容器通过埋入接点在一侧电连接至衬底。
背景技术：
虽然原则上它们能够应用于任何期望的集成电路，但是参考硅技术中的集成存储电路来说明本发明和本发明所基于的问题。
图1显示了具有沟道式电容器和连接至沟道式电容器的平面选择晶体管的半导体存储单元的横断面视图。
在图1中，附图标记1表示硅半导体衬底。具有沟道G1、G2的沟道式电容器GK1、GK2被布置在半导体衬底1中，G1和G2的导电填料20a和20b形成第一电容器电极。在沟道的下部及中部区域，通过电介质30a、30b使导电填料20a、20b与半导体衬底1绝缘，衬底又形成第二电容器电极(如果合适的话，以没有示出的埋入接点的形式)。
环绕绝缘环10a、10b被布置在沟道G1、G2的中部和上部区域，与导电填料20a、20b以及邻接的半导体衬底1电接触的埋入接点15a、15b被布置在环绕绝缘环10a、10b上面。埋入接点15a、15b只在一侧连接至半导体衬底1(参见图2a、2b)。绝缘区16a、16b使衬底的另一侧与埋入接点15a、15b绝缘，并且/或者使埋入接点15a、15b与沟道G1、G2的顶端绝缘。
这允许沟道电容器GK1、GK2和关联的选择晶体管的超高封装密度，以下将进行说明。在这方面，主要参考属于沟道式电容器GK2的选择晶体管，因为关于相邻的选择晶体管，只有漏极区D1或源极区S3被包括在附图中。属于沟道式电容器GK2的选择晶体管具有源极区S2、沟道区K2和漏极区D2。源极区S2通过位线接点(bit line contact)BLK连接至被布置在绝缘层I上面的位线(未示出)。在一侧，漏极区D2连接至埋入接点15b。包括栅极栈GS2和包围栅极栈GS2的栅极绝缘体GI2的字线WL2在沟道区K2上面延伸。字线WL2是用于沟道式电容器GK2的选择晶体管的有源字线。
包括栅极栈(gate stack)GS1和栅极绝缘体GI1的字线WL1和包括栅极栈GS3和栅极绝缘体GI3的字线WL3是用于沟道式电容器GK2的选择晶体管的无源字线，它们与字线WL2相邻且平行于字线WL2延伸。
从图1可以看出，这种一侧连接类型的埋入接点允许沟道和对应的选择晶体管的相邻源极区或漏极区直接地彼此紧接着布置。这意味着存储单元的长度仅仅为4F，宽度仅仅为2F，其中F是工艺上可行的最小长度单位(参见图2a、2b)。
图2A显示了包括如图1所示的存储单元的存储单元阵列的第一可能布置的平面视图。
图2A中的附图标记DT表示沟道，它们以3F的间距布置成行，并且以2F的间距布置成列。相邻的单元相对于彼此偏移2F。图2A中的UC表示一个单元的面积，等于4F×2F＝8F2。STI(浅沟道隔离)表示隔离沟道，它们在行方向上布置，彼此间的距离为1F，并且把相邻的有源区(activearea)相互隔离开。位线BL也在行方向上延伸，位线BL间的距离为1F，而字线WL在列方向上延伸，字线WL间的距离为1F。在该例子中，所有的沟道DT都有在左侧与衬底接触的埋入接点的接触区KS，以及在右侧的绝缘区IS(分别为图1中的区域15a、15b和16a、16b)。
图2B显示了具有根据图1的存储单元的存储单元阵列的第二可能布置。
在该第二可能布置中，沟道行具有交替的埋入接点的连接区和绝缘区。因此，在图2B中的底端行中，在所有情况下，埋入接点都配备有在左侧的接触区KS1和在右侧的绝缘区IS1。相反，在上面一行中，所有的沟道DT都配备有在左侧的绝缘区IS2和在右侧的接触区KS2。这种布置在列方向上交替。
对于具有亚100nm工艺的沟道式电容器的DRAM(动态随机存取存储器)存储器，沟道和埋入接点的电阻代表总RC延迟的主要贡献，因此决定了DRAM的速度。作为较低的导电率和由STI蚀刻的重叠漂移产生的夹断的结果，沟道中的串联电阻显著增加了。
通过以下来解决该问题作为有源区与沟道之间的重叠的改进的高掺砷多晶硅的引入；在一侧有连接区的埋入接点的自对准制造的引入；以及埋入接点的氮化接触位置的细化。然而，SiN界面大大增加了串联电阻。
原则上有可能使用金属如TiN用于在一侧有连接区的埋入接点。然而，这引起了以下问题在电有源部件如选择晶体管的邻近结合了大量的金属。
发明内容
本发明的目的是提供一种制造在一侧连接的且具有小RC延迟的沟道式电容器的方法。
根据本发明，通过权利要求1给出的制造方法实现该目的。
本发明的核心思想在于提供一种可以使用由导电的石墨(碳(C))制成的埋入接点以便减少在接触面处的接触电阻的方法。尤其是，在STI(浅沟道隔离)形成之后的C填充和C深腐蚀被结合到根据本发明的方法中，由此允许形成在一侧连接的完全起作用的埋入接点。石墨具有小于200μΩcm的电阻率，因此可以比得上金属。在石墨的情况下，如利用金属一样，有可能省却SiN界面。
此外，从“来自三苯基硼的高导电掺硼石墨的化学汽相沉积(ChemicalVapor Deposition of highly-conductive boron-doped graphite from triphenylboron)，J.Kouvetakis et al.，Carbon，Vol.32，No.6，PP.1129-1132，1994”一文，可以知道允许该材料被高度共形地沉积在沟道中的化学汽相沉积(CVD)处理。
从属权利要求给出了在权利要求1中所述的制造方法的有利改进和改善。
根据优选的改进，在已经使C填料深腐蚀之后，在沟道的上部区域中提供绝缘覆盖物至少直到衬底的顶部。
根据又一优选的改进，提供填料直到绝缘环的顶部，然后沉积氮化物内衬层，然后用填充材料完全填充沟道。
根据又一优选的改进，在已经除去填充材料之后，在绝缘环之上的沟道壁上形成间隔层，并且除去位于连接区之上的间隔层，用硅内衬掩盖位于绝缘区之上的间隔层。
根据又一优选的改进，提供填料直到绝缘环的顶部，然后用填充材料完全填充沟道。
根据又一优选的改进，在已经除去填充材料之后，沉积氮化物内衬层，然后沉积硅内衬层，然后在绝缘区中由氮化物内衬层之上的硅内衬层形成间隔层，并且除去位于连接区之上的氮化物内衬层，利用由硅内衬层形成的间隔层掩盖位于绝缘区之上的氮化物内衬层。
根据又一优选的改进，提供填料直到绝缘环的顶部，然后沉积氮化物内衬层，然后沉积第一硅内衬层，然后在绝缘区中由硅内衬层形成间隔层，然后沉积第二氮化物内衬层，然后用填充材料完全填充沟道。
根据又一优选的改进，在已经除去填充材料之后，除了在被由硅内衬层形成的间隔层掩盖的区域之外，除去第一和第二氮化物内衬层。
根据又一优选的改进，提供填充直到硬掩膜的顶部，并且提供绝缘环直到衬底的顶部之上。
根据又一优选的改进，除去填充材料直到衬底的顶部之下，然后在接触区的一侧沉积并除去硅内衬层，然后在沟道的上部区域中降低绝缘环，然后使填料降低到绝缘环的降低部分的顶部之下。
在附图中图解说明本发明的示例实施例，并在以下说明中更详细地说明本发明的示例实施例。在附图中图1显示了具有沟道式电容器和连接至沟道式电容器的平面选择晶体管的半导体存储单元的横断面视图；图2A、2B分别显示了具有如图1所示的存储单元的存储单元阵列的第一和第二可能布置的平面视图；图3A-3F图解描述了在根据本发明第一实施例的制造方法中涉及的逐个阶段；
图4A-4E图解描述了在根据本发明第二实施例的制造方法中涉及的逐个阶段；图5A-5C图解描述了在根据本发明第三实施例的制造方法中涉及的逐个阶段；图6A-6D图解描述了在根据本发明第四实施例的制造方法中涉及的逐个阶段。
在附图中相同的附图标记表示相同的或功能上等效的部件。
具体实施例方式
在下述的实施例中，为清楚起见，将不简述平面选择晶体管的制造，而只详细说明在一侧连接的沟道式电容器的埋入接点的形成。除非清楚地声明，否则用于制造平面选择晶体管的步骤与现有技术中使用的步骤相同。
图3A-3F图解描述了在根据本发明第一实施例的制造方法中涉及的逐个阶段。
在图3A中，附图标记5表示被布置在硅半导体衬底1中的沟道。包括氧化物焊点(pad oxide)层2和氮化物焊点(pad nitride)层3的硬掩膜被布置在半导体衬底1的顶部OS上。使导电填料20与周围的半导体衬底1绝缘的电介质30被布置在沟道5的下部和中部区域。凹入沟道5中、且近似与填料20等高的环绕绝缘环10被布置在沟道5的上部和中部区域。绝缘环10的材料的一个例子是氧化硅，导电填料20的材料的一个例子是多晶硅。然而，当然可以想象使用其它的材料组合。
根据图3B，首先内衬层40被沉积在图3A所示的结构上，内衬层40由氮化硅或氮化硅/氧化硅组成。然后，例如通过沉积接着进行化学机械抛光，用多晶硅填料50再次关闭沟道5。
在没有在附图中说明的随后处理步骤中，然后在与要在附图平面的前面和后面的平行面中形成的STI沟道相对应的结构上形成硬掩膜，此后蚀刻并填充STI沟道(高温处理)。然后，再次除去用于形成STI沟道的硬掩膜。
该预先的高温步骤的目的是防止高温步骤影响然后要在后面阶段形成的埋入接点。
参考图3C，其中STT表示STI沟道深度，然后通过湿蚀刻除去多晶硅填料50，并且对由氮化硅制成的内衬层40执行各向异性间隔层蚀刻(spacer etch)，以便形成内衬40’。由图3C可以看出，在多晶硅的深腐蚀期间，沟道多晶硅填料20也被深腐蚀到绝缘环10的顶部以下，从而STI沟道深度STT在绝缘环10的顶部与沟道多晶硅填料20的顶部之间。
然后，参考图3D，非晶硅内衬60被沉积在所得的结构上，通过斜注入I1把硼离子注入该内衬60中，附图标记60a表示未注入的遮蔽区。硅内衬60的未注入遮蔽区60a在受到如下一个处理步骤所执行的NH4OH蚀刻时具有更高的蚀刻速率。
参考图3E，NH4OH能够相对于硅内衬60的剩余注入区选择性地除去区域60a。
在随后的处理步骤中，对位于图的右侧的氮化物内衬40’的未覆盖区执行选择性蚀刻，以便揭开(uncover)随后将成为埋入接点的接触区KS的区域。
参考图3F，对接触区KS执行调节注入，接着执行导电的C(碳)填料70的沉积和深腐蚀(etch back)，以便形成埋入接点。在C填料70的深腐蚀期间，例如在含氧等离子区中，剩余的硅内衬60也被深腐蚀。
最后，以已知的方式，利用由例如氧化硅组成的绝缘覆盖物80填充沟道5。
图4A-4E图解描述了在根据本发明第二实施例的制造方法中涉及的逐个阶段。
第二实施例的起始点与第一实施例的起始点的不同之处在于，沟道5已填充了多晶硅填料50’，而没有先前已被布置在沟道中的内衬。
然后，以与已经参考第一实施例所说明的相同方式，执行STI沟道的硬掩膜、STI沟道的蚀刻和填充、以及对应的硬掩膜的除去，在此不再说明。
然后，参考图4B，多晶硅填料50’被除去，且多晶硅填料50’以下的多晶硅填料20被深腐蚀到绝缘环10的顶部以下。
然后，氮化硅的第一内衬层42和非晶硅的第二内衬层62被沉积。接着执行硼离子到硅的内衬层62中的斜注入I2，剩下遮蔽区62a没有被注入。如已经参考第一实施例所说明的，该注入I2创建了遮蔽区62a的蚀刻选择性。
因此，如图4C所示，通过下一处理步骤中的NH4OH蚀刻除去区域62a。然后，参考图4D，对由硅形成的内衬层62执行间隔层蚀刻(spaceretch)，接着对由氮化硅形成的内衬层42执行蚀刻，以便揭开随后将成为埋入接点与衬底1接触的接触区KS的区域，同时使相对的绝缘区留在适当的位置。这导致了图4D所示的处理状态。
参考图4E，然后通过相应的注入，例如利用砷，来调节接触区KS，接着填充导电的C 70’，对C 70’进行深腐蚀以便形成埋入接点。在深腐蚀期间，由硅形成的内衬层62同样被深腐蚀。
最后，如第一实施例中一样，提供氧化硅的绝缘覆盖物80’，以便关闭沟道。
图5A-5C图解描述了在根据本发明第三实施例的制造方法中涉及的逐个阶段。
图5A所示的第三实施例的起始点与第一实施例的起始点相同，在由氮化硅形成的内衬层40的沉积之后，由非晶硅形成的第二内衬层60被直接沉积在内衬层40上。然后，对由硅形成的内衬层60执行硼离子的斜注入I3，剩下遮蔽区60a没有被注入。如已经参考第一实施例所说明的，该注入I3创建了遮蔽区60a的蚀刻选择性。然后，通过蚀刻除去区域60a。
接下来，执行硅内衬层60的各向异性间隔层蚀刻(spacer etch)，以及由氧化硅形成的进一步内衬层44的沉积。最后，用多晶硅填料50”再次填充沟道5，导致了图5B所示的处理状态。
随着处理继续，如已经连同第一和第二实施例详细说明的，执行STI沟道处理，然后除去多晶硅填料50”和氮化硅内衬40的未覆盖区。
然后，多晶硅填料20被深腐蚀到绝缘环10的顶部以下。接着执行导电C填料70”的沉积和深腐蚀，以便形成埋入接点。如上面已经描述的其它实施例，利用由氧化硅形成的绝缘覆盖物80”再次关闭沟道5。
此外，在该实施例中，也可以在填充C之前执行到接触区KS中的调节注入。
图6A-6D图解描述了在根据本发明第四实施例的制造方法中涉及的逐个阶段。
与上述的实施例不同，图6A所示的第四实施例从这样一个处理状态开始，其中绝缘环10还没有凹入沟道5中，如图6A所示。
从图6A所示的处理状态开始，然后执行STI隔离沟道形成处理，如以上已经连同其它实施例说明的。
然后，根据图6B，使多晶硅填料20凹到衬底的顶部OS以下。
然后，将由硅形成的内衬层60沉积在所得的结构上。在该实施例中，然后也在沟道5中执行硼离子的斜注入I4，剩下硅内衬60的遮蔽区60a未被注入，如图6B所示。
参考图6C，然后利用Na4OH(NH4OH？)执行区域60a的选择性蚀刻，接着在随后将成为埋入接点的接触区KS的区域中执行绝缘环10的选择性除去。
接着执行蚀刻，其中除去剩下的内衬60，然后使多晶硅填料20在图的右侧进一步凹到绝缘环以下。接着，如上所述，用C填料70填充沟道，并且对C填料70进行深腐蚀以创建埋入接点。同样，然后以与上述实施例完全相同的方式，利用由氧化硅形成的绝缘覆盖物80再次关闭沟道5。
虽然以上已经根据优选示范实施例说明了本发明，但是本发明不限于该实施例，而是可以以多种方式修改。
尤其是，层材料的选择仅仅通过例举给出，并且可以以多种方式改变。
附图标记1 Si半导体衬底OS 顶部2 氧化物焊点3 氮化物焊点5 沟道10、10a、10b 绝缘环20、20a、20b 导电填料(例如多晶硅)15a、15b 埋入接点16a、16b 绝缘区G1、G2 沟道GK1、GK2 沟道式电容器30、30a、30b 电容器电介质S1、S2、S3 源极区D1、D2 漏极区K2 沟道区WL、WL1、WL2、WL3 字线GS1、GS2、GS3 栅极栈GI1、GI2、GI3 栅极绝缘体I 绝缘层F 最小长度单位BLK 位线接触BL 位线DT 沟道AA 有源区STI 隔离区(浅沟道隔离)UC 单个单元面积KS、KS1、KS2 接触区IS、IS1、IS2 绝缘区40、42、44 氮化硅内衬
50、50’、50” 多晶硅填料60、62 硅内衬60a、62a 遮蔽区70、70’、70”、70 C填料80、80’、80”、80 绝缘覆盖物STT STI沟道深度
权利要求
1.一种在衬底(1)中制造专用于具有平面选择晶体管的半导体存储单元的、具有绝缘环(10；10a，10b)的沟道式电容器的方法，其中沟道式电容器通过埋入接点(15a，15b)在一侧电连接至衬底(1)，平面选择晶体管被布置在衬底(1)中且通过埋入接点(15a，15b)连接，该方法包括以下步骤利用具有相应的掩膜开口的硬掩膜(2，3)在衬底(1)中提供沟道(5)；在沟道的下部和中部区域提供电容器电介质(30)，在沟道的中部和上部区域提供绝缘环(10)，以及提供导电填料(20)至少直到绝缘环(10)的顶部；用填充材料(50；50’；50”；20)完全填充沟道(5)；执行浅沟道隔离沟道产生处理；除去填充材料(50；50’；50”；20)，并使导电填料(20)降低至绝缘环(10)的顶部之下；在绝缘环(10)之上在相对于衬底(1)的一侧形成绝缘区(IS；IS1，IS2)；在绝缘环(10)之上在相对于衬底(1)的另一侧揭开连接区(KS；KS1，KS2)；以及通过沉积和深腐蚀碳填料(70；70’；70”；70)形成埋入接点(15a，15b)。
2.根据权利要求1所述的方法，其特征在于，在已经使碳填料(70；70’；70”；70)深腐蚀之后，在沟道的上部区域提供绝缘覆盖物(80；80’；80”；80)，至少直到衬底(1)的顶部(OS)。
3.根据权利要求1所述的方法，其特征在于，提供填料(20)直到绝缘环(10)的顶部，然后沉积氮化物内衬层(40)，然后用填充材料(50)完全填充沟道(5)。
4.根据权利要求3所述的方法，其特征在于，在已经除去填充材料(50)之后，在绝缘环(10)之上的沟道壁形成间隔层(40’)，然后除去位于连接区(KS)之上的间隔层(40’)，利用硅内衬(60)掩盖位于绝缘区之上的间隔层(40’)。
5.根据权利要求1所述的方法，其特征在于，提供填料(20)直到绝缘环(10)的顶部，然后用填充材料(50’)完全填充沟道(5)。
6.根据权利要求5所述的方法，其特征在于，在已经除去填充材料(50’)之后，沉积氮化物内衬层(42)，然后沉积硅内衬层(62)，然后在绝缘区(IS)中由氮化物内衬层(42)之上的硅内衬层(62)形成间隔层，并且除去位于连接区(KS)之上的氮化物内衬层(42)，利用由硅内衬层(62)形成的间隔层掩盖位于绝缘区之上的氮化物内衬层(42)。
7.根据权利要求1所述的方法，其特征在于，提供填料(20)直到绝缘环(10)的顶部，然后沉积氮化物内衬层(40)，然后沉积第一硅内衬层(60)，然后在绝缘区(IS)中由硅内衬层(60)形成间隔层，然后沉积第二氮化物内衬层(44)，然后用填充材料(50”)完全填充沟道(5)。
8.根据权利要求7所述的方法，其特征在于，在已经除去填充材料(50”)之后，除了被由硅内衬层(60)形成的间隔层掩盖的区域之外，除去第一和第二氮化物内衬层(40，44)。
9.根据权利要求1所述的方法，其特征在于，提供填料(20)直到硬掩膜(2，3)的顶部，并且提供绝缘环(10)直到衬底(1)的顶部(OS)之上。
10.根据权利要求7所述的方法，其特征在于，除去填充材料(20)直到衬底(1)的顶部(OS)之下，然后在接触区(KS)的一侧沉积并除去硅内衬层(60)，然后在沟道的上部区域使绝缘环(10)降低，然后使填料(20)降低到绝缘环(10)的降低部分的顶部之下。
全文摘要
一种在衬底中制造专用于具有平面选择晶体管的半导体存储单元的、具有绝缘环的沟道式电容器的方法，其中沟道式电容器通过埋入接点在一侧电连接至衬底，平面选择晶体管被布置在衬底中且通过埋入接点连接，该方法包括以下步骤利用具有相应的掩膜开口的硬掩膜在衬底中提供沟道；在沟道的下部和中部区域提供电容器电介质，在沟道的中部和上部区域提供绝缘环，以及提供导电填料至少直到绝缘环的顶部；用填充材料完全填充沟道；执行浅沟道隔离沟道产生处理；除去填充材料，并使导电填料降低至绝缘环的顶部之下；在绝缘环之上在相对于衬底的一侧形成绝缘区；在绝缘环之上在相对于衬底的另一侧揭开连接区；以及通过沉积和深腐蚀碳填料形成埋入接点。
文档编号H01L21/20GK1604305SQ20041001203
公开日2005年4月6日 申请日期2004年9月28日 优先权日2003年9月29日
发明者马丁·古切, 哈拉尔德·赛德尔 申请人:印芬龙科技股份有限公司