专利名称：半导体装置的制造方法
技术领域：
本发明是关于半导体装置的制造方法，特别是关于具有元件分离区域的半导体装置的制造方法。
背景技术：
现有，作为双极(性)晶体管等半导体装置的元件分离技术，所知道的有利用由LOCOS(硅的局部氧化Local Oxidation of Silicon)法形成的场氧化膜而加以元件分离，形成为了分离基板中的高浓度杂质层的深沟的方法。在由这样的LOCOS法所形成的场氧化膜中，存在有表面的平坦性差，同时由尖嘴而引起元件分离区域的面积的增大而带来进一步微细化的困难。
因此，近年来提出了使用平坦性优异、且能够更微细化的STI(浅沟隔离shallow trench isolation)法的元件分离技术来取代LOCOS法。该STI法，例如在特开平9-8119号公报中有说明。
图17至图27是为了说明包含基于现有的STI法的元件分离区域的半导体装置的制造工艺的截面图。以下参照图17至图27，对现有的半导体装置的制造工艺加以说明。
首先，如图17所示，在P型硅基板101的主表面上，形成N+型埋入层102。在N+型埋入层102上，形成N型外延硅层103。在N型外延硅层103上，使用热氧化法形成氧化硅膜(SiO2膜)104。在氧化硅膜104上，由后述的CMP(化学机械抛光)工序形成作为停止膜的Si3N4膜105。而且，在Si3N4膜105上的既定区域形成抗蚀膜106。
其后，以抗蚀膜106作为掩膜，由干式蚀刻对Si3N4膜105及氧化硅膜104进行蚀刻后，通过对外延硅层103的一部分进行蚀刻，如图18所示，包围元件形成区域150地形成浅沟(shallow trench)120。其后将抗蚀膜106去除。
接着，如图19所示，全面使用高密度等离子体CVD法(HDPHigh Density Plasma-CVD法)形成埋入特性优异的HDP-NSG(未掺杂硅酸盐玻璃Non-Doped Silicate Glass)膜107。其后，以Si3N4膜105作为停止膜，通过使用CMP法将HDP-NSG膜107的多余堆积部分研磨去除，形成如图20所示、埋入浅沟120内、具有平坦表面的HDP-NSG膜107。
接着，如图21所示，在HDP-NSG膜107上及Si3N4膜105上，由后述的CMP工序(化学机械抛光)形成作为停止膜的Si3N4膜108。而且，在Si3N4膜108上由CVD法形成氧化硅膜(SiO2膜)109，在氧化硅膜109的既定区域形成抗蚀膜110。
接着，如图22所示，以抗蚀膜110作为掩膜，通过对氧化硅膜109、Si3N4膜108、以及HDP-NSG膜107进行蚀刻，形成图案。其后，通过去除抗蚀膜110，得到如图23所示的形状。
接着，如图24所示，以氧化硅膜109作为硬掩膜，通过对N型外延硅层103、N+型埋入层102、及P型硅基板101进行蚀刻，形成为了分离N+型埋入层102的深沟130。其后，通过去除氧化硅膜109，得到如图25所示的形状。
接着，如图26所示，在将深沟130埋入的同时，在Si3N4膜108上延伸地使用CVD法形成氧化硅膜(SiO2膜)111。其后，以Si3N4膜108作为停止膜，使用CMP法对氧化硅膜111的多余的堆积部分进行研磨去除之后，去除Si3N4膜108、Si3N4膜105、及氧化硅膜104。在去除该氧化硅膜104时，由于将HDP-NSG膜107的表面也削去，所以最终形成如图27所示的具有平坦上面的元件分离区域。
如上所述，形成在现有的双极性晶体管(半导体装置)中使用的元件分离区域。然后，在元件形成区域150形成双极性晶体管(未图示)。
但是，在图17～图27所示的现有的包含元件分离区域的半导体制造装置中，由于埋入浅沟120的HDP-NSG膜107的多余堆积部分及埋入深沟130的氧化硅膜111的多余堆积部分是分别由不同的CMP工序进行研磨而去除，所以存在有制造工艺复杂化的问题。而且，由于在各CMP工序中必须形成作为停止膜的Si3N4膜105及Si3N4膜108，这也有引起制造工艺复杂化的问题。而且，由于CMP工序的制造单价高，所以进行两次CMP工序，还有使制造成本上升的问题。
发明内容
本发明的一个目的在于，通过减少研磨工序的次数，提供能够使制造工艺简单化，同时能够降低制造成本的半导体装置的制造方法。
本发明的一种情况的半导体装置的制造方法，具有在半导体基板的元件分离区域形成第一沟槽的工序；埋入第一沟槽内地形成由绝缘膜构成的第一膜的工序；在第一沟槽内形成比第一沟槽深的第二沟槽的工序；在第二沟槽内形成埋入膜的工序；和对第一膜的多余堆积部分及埋入膜的多余堆积部分同时进行实质性研磨的工序。
根据这种情况下的半导体装置的制造方法，如上所述，在埋入第一沟槽内地形成由绝缘膜构成的第一膜的同时，在第二沟槽内形成埋入膜之后，通过对第一膜的多余堆积部分及埋入膜的多余堆积部分同时进行实质性研磨，与对第一膜的多余堆积部分及埋入膜的多余堆积部分由各自的工序进行研磨的情况相比，能够使制造工艺简单化。而且，由于仅进行一次研磨工序，所以还能够使制造成本下降。
在上述一种情况的半导体装置的制造方法中，优选还具有在第一膜上形成覆盖性比第一膜良好的第二膜的工序，形成第二沟槽的工序，包含将第二膜及第一膜作为掩膜，通过对半导体基板的蚀刻，在第一沟槽内形成比第一沟槽深的第二沟槽的工序。根据这样的结构，即使是在使用覆盖性差的膜作为第一膜的情况下，由于有第二膜，也能够在第二沟槽形成时的蚀刻时，抑制第一膜的半导体基板表面的台阶部附近的部分被削去及半导体基板表面的露出。由此，在第二沟槽形成的蚀刻时，能够抑制第一膜的台阶部附近的半导体基板的表面被蚀刻。其结果是能够抑制在第二沟槽形成的蚀刻时蚀刻不良的发生。
在包含形成上述第二膜的工序的半导体装置的制造方法中，优选第二膜是HTO膜。根据这样的结构，能够容易地形成覆盖性良好的膜。
在包含形成上述第二膜的工序的半导体装置的制造方法中，优选，形成第二沟槽的工序包含在第二膜上的既定区域形成抗蚀膜后，以抗蚀膜作为掩膜而对第二膜及第一膜形成图案的工序，以及在抗蚀膜去除后，以形成图案的第二膜及第一膜作为掩膜，通过对半导体基板的蚀刻，而在第一沟槽内形成深度大于第一沟槽的第二沟槽的工序。根据这样的结构，能够容易地以第二膜及第一膜作为掩膜，对半导体基板进行蚀刻。
在包含去除上述抗蚀膜后，以形成图案的第二膜及第一膜作为掩膜对半导体基板蚀刻的工序的半导体装置的制造方法中，优选，形成第二沟槽的工序包含在残留第二膜为既定厚度的同时，通过对半导体基板蚀刻，而在第一沟槽内形成深度大于第一沟槽的第二沟槽的工序。根据这样的结构，在第二沟槽形成的蚀刻时，能够容易地抑制第一膜的半导体基板表面的台阶部附近的部分被削去及半导体基板表面的露出。
在这种情况下，优选第二膜具有300nm以上500nm以下的厚度。根据这样的结构，由于具有300nm以上厚度的第二膜，在对基板蚀刻时能够使第二膜残留既定的厚度。而且，由具有500nm以下厚度的第二膜，能够使第二膜及第一膜的图案形成容易地进行。
在上述包含第二膜形成工序的半导体装置的制造方法中，优选，形成第二沟槽的工序包含在第二膜上的既定区域形成抗蚀膜后，以抗蚀膜作为掩膜而对第二膜及第一膜形成图案的工序，以及以抗蚀膜、形成图案的第二膜及第一膜作为掩膜，通过对半导体基板的蚀刻，而在第一沟槽内形成深度大于第一沟槽的第二沟槽的工序。根据这样的形成，由于在半导体基板的蚀刻时，不仅第一膜及第二膜，而且抗蚀膜也能够作为掩膜，所以可使第二膜的厚度减小。
在上述包含第二膜形成工序的半导体装置的制造方法中，优选第一膜具有比第二膜良好的埋入特性。根据这样的结构，能够使第一膜更好地埋入第一沟槽。
在上述一种情况的半导体装置的制造方法中，优选形成第一膜的工序包含使用高密度等离子体CVD(化学气相沉积)法形成由绝缘膜构成的第一膜的工序。根据这样的结构，能够容易地形成具有良好埋入特性的第一膜。
在上述包含第二膜形成工序的半导体装置的制造方法中，优选形成第二膜的工序包含使用高密度等离子体CVD法以外的方法形成覆盖性比第一膜良好的第二膜的工序。根据这样的结构，例如通过使用减压CVD法或常压CVD法等的高密度等离子体CVD法以外的方法而形成第二膜，能够容易地形成具有比第一膜良好覆盖性的第二膜。
在这种情况下，形成第二膜的工序也可以包含使用减压CVD法形成HTO膜的工序。
在上述一种情况的半导体装置的制造方法中，在第二沟槽内形成埋入膜的工序之前，可以还具有在第二沟槽的内面形成第一绝缘膜的工序。根据这样的结构，作为在第二沟槽内形成的埋入膜，也可以使用绝缘膜以外的膜。
在此情况下，在第二沟槽内形成埋入膜的工序可以包含在形成有第一绝缘膜的第二沟槽内形成半导体膜的工序，即使如此在第二沟槽内形成半导体膜，可由第一绝缘膜将半导体基板和半导体膜绝缘。
在上述包含第一绝缘膜形成工序的半导体装置的制造方法中，形成第一绝缘膜的工序可以包含使用CVD法形成第一绝缘膜的工序。根据这样的结构，与由热氧化法形成第一绝缘膜的情况不同，不会产生由热氧化而引起的第一开口部及第二开口部的形状变化等所不合适的现象。
在上述一种情况的半导体装置的制造方法中，在对第一膜的多余堆积部分及埋入膜的多余堆积部分同时进行实质性研磨的工序之后，可以还具有形成覆盖元件分离区域的第二绝缘膜的工序。
在上述一种情况的半导体装置的制造方法中，优选还具有在由元件分离区域包围的元件形成区域内形成半导体元件的工序。
图1至图11是为了说明包含本发明的一实施形式的元件分离区域的半导体装置的制造工艺的截面图。
图12是为了说明由图7所示的本实施形式的形成深沟的工序中不形成HTO膜的缺陷的截面图。
图13至图16是为了说明包含本发明的一实施形式的变形例的元件分离区域的半导体装置的制造工艺的截面图。
图17至图27是为了说明包含由现有的元件分离区域的半导体装置的制造工艺的截面图。
具体实施例方式
下面基于附图对本发明的具体实施方式
进行说明。
以下参照图1至图11对包含本实施形式的元件分离区域的半导体装置的制造工艺加以说明。
首先，如图1所示，在P型硅基板1上，形成N+型埋入层2。在N+型埋入层2上，形成N型外延硅层3。还有，P型硅基板1、N+型埋入层2、及N型外延硅层3是本发明的“半导体基板”的一例。而且，在N型外延硅层3上，使用热氧化法形成厚度约为10nm的氧化硅膜(SiO2膜)4。在氧化硅膜4上由CMP工序形成作为停止膜的、厚度约为100nm的Si3N4膜5。而且，在Si3N4膜5的既定区域形成抗蚀膜6。
接着，如图2所示，以抗蚀膜6作为掩膜，在对Si3N4膜5及氧化硅膜4进行干式蚀刻之后，进而对N型外延硅层3仅蚀刻约为500nm的厚度。由此形成包围元件形成区域50、具有约500nm深度的浅沟槽20。还有，浅沟槽20是本发明的“第一沟槽”的一例。其后，去除抗蚀膜6。
接着，如图3所示，使用高密度等离子体CVD法(HDP-CVD法)，完全埋入浅沟槽20地形成厚度约为600nm的HDP-NSG膜7。在这种状态下，HDP-NSG膜7的上面，位于比N型外延硅层3的元件形成区域50的上面高的位置。
接着，在本实施形式中，如图4所示，在HDP-NSG膜7上，使用减压CVD法，在约800℃的条件下形成厚度约300nm以上、500nm以下的HTO(高温氧化物High-Temperature Oxide)膜8。该HTO膜8是台阶覆盖性(阶梯覆盖性)比HDP-NSG膜7优异的膜。另一方面，HDP-NSG膜7比HTO膜8具有优异的埋入特性。因此，使用HDP-NSG膜7能够对浅沟槽20进行良好的埋入。还有，HDP-NSG膜7是本发明中“第一膜”的一例，HTO膜8是本发明中“第二膜”的一例。
还有，形成HTO膜8为300nm以上，是因为如果是比300nm小的厚度，则不能解决后述的蚀刻不良的问题。而且，形成HTO膜8为500nm以下，是因为如果是比500nm大的厚度，则会造成对HTO膜8及HDP-NSG膜7图案化的困难。在上述HTO膜8形成后，在HTO膜8的既定区域形成抗蚀膜9。
接着，如图5所示，以抗蚀膜9作为掩膜，通过对HTO膜8及HDP-NSG膜7进行干式蚀刻而形成图案。其后，通过去除抗蚀膜9，得到如图6所示的形状。
而且，以HTO膜8及HDP-NSG膜7作为硬掩膜，通过对N型外延硅层3、N+型埋入层2、及P型硅基板1进行干式蚀刻，形成如图7所示的为了分离N+型埋入层2的深沟槽30。还有，通过该深沟槽30形成时的蚀刻，HTO膜8的厚度变薄。该深沟槽30从N型外延硅层3的上面具有约6μm的深度而形成。还有，该深沟槽30是本发明中“第二沟槽”的一例。
这里，参照图6、图7、及图12对不形成HTO膜8形成深沟槽30的情况下产生的不合适的现象加以说明。图12是表示在图7所示的深沟槽30的形成工序中，不形成HTO膜8，仅以HDP-NSG膜7作为硬掩膜而进行蚀刻的情况下的截面图。由于HDP-NSG膜7的埋入性优异、且成膜速度快，所以作为埋入浅沟槽20的膜最为合适。另一方面，由于HDP-NSG膜7是由重复进行堆积与深腐蚀而形成，所以其膜厚分布会产生在N型外延硅层3的台阶部上的部分7a(参照图7)非常薄的不合适的现象。因此，仅以HDP-NSG膜7作为硬掩膜对深沟槽30进行蚀刻时，HDP-NSG膜7的一部分7a就会被削去，N型外延硅层3会露出。其结果是，如图12所示，就会发生在N型外延硅层3的台阶部形成裂缝状的蚀刻部31的不合适的现象。
为了防止这样的不合适现象，在本实施形式中，在HDP-NSG膜7上形成台阶覆盖性比HDP-NSG膜7优异的HTO膜8的同时，以HTO膜8及HDP-NSG膜7作为硬掩膜，对深沟槽30实行蚀刻。由此，在形成深沟槽30的蚀刻时，就不会形成如图12所示的裂缝状的蚀刻部31。而且，在本实施形式中，由于可以确实不形成裂缝状的蚀刻部31，所以如上所述，形成有厚度约为300nm以上的HTO膜8。还有，在形成深沟槽30的蚀刻时，在能够使对作为掩膜的HTO膜8的硅的蚀刻选择比提高的情况下，形成厚度小于300nm的HTO膜8也是可以的。
在图7所示的工序之后，在本实施形式中，如图8所示，在深沟槽30的内面，使用热氧化法形成氧化硅膜(SiO2膜)10。
接着，如图9所示，使用CVD法，埋入深沟槽30的同时、覆盖HTO膜8地形成厚度约为800nm的多晶硅膜11。还有，多晶硅膜11是本发明的“埋入膜”的一例。这里，多晶硅膜11与N型外延硅层3、N+型埋入层2、及P型硅基板1的电气绝缘，是由氧化硅膜10而实现的。
最后，在本实施形式中，以Si3N4膜5作为停止膜，使用CMP法，通过研磨将多晶硅膜11、HTO膜8、及HDP-NSG膜7的多余堆积部分同时去除。其后，由约160℃的磷酸将Si3N4膜5去除，同时，由稀释氟酸(HF)将氧化硅膜4去除。由于在该氧化硅膜4的去除时，将HDP-NSG膜7的表面也削去，所以最终形成如图10所示、本实施形式的具有平坦上面的半导体装置的元件分离区域。
其后，如图11所示，形成覆盖元件分离区域、由SiO2膜构成的绝缘膜51。而且，通过在元件形成区域50上形成基电极52、由覆盖基电极52的SiO2膜构成的绝缘膜53、以及发射电极54，形成双极(性)晶体管。
在本实施形式中，如上所述，通过在形成埋入浅沟槽20的HDP-NSG膜7的同时，在深沟槽30内形成多晶硅膜11之后，由一次的CMP工序将HDP-NSG膜7的多余堆积部分及多晶硅膜11的多余堆积部分同时研磨，与由各自CMP工序对埋入浅沟槽20的绝缘膜的多余堆积部分及埋入深沟槽30的埋入膜的多余堆积部分分别进行研磨的情况相比，能够使制造工艺简单化。而且，由于仅进行一次高价的CMP工序，所以还能够使制造成本下降。
而且，在上述实施形式中，通过在埋入性优异但覆盖性差的HDP-NSG膜7上形成覆盖性比HDP-NSG膜7优异的HTO膜8的同时，以HTO膜8及HDP-NSG膜7作为硬掩膜对深沟槽30进行蚀刻，在深沟槽30的形成时的蚀刻时，能够有效地抑制N型外延硅层3的台阶部附近的HDP-NSG膜7的一部分7a被削去及裂缝状的蚀刻部31的形成。由此，能够抑制蚀刻不良的发生。
还有，本次所公开表示的实施形式，从所有的点上都应该认为是示例而不是限制。本发明的范围不是由上述实施形式的说明，而是由权利要求的范围所表示，进而包含与权利要求的范围相均等的意义及在范围内进行的所有的变更。
例如，在上述实施形式中，是使用埋入特性优异的HDP-NSG膜作为埋入浅沟槽20的绝缘膜，但本发明并不限于此，也可以使用其它的绝缘膜。
而且，在本实施形式中，是使用HTO膜作为在埋入浅沟槽20的HDP-NSG膜上形成的台阶的覆盖性优异的膜，但本发明并不限于此，只要是覆盖性好、且具有作为深沟槽蚀刻时的硬掩膜功能的膜，其它的膜也是可以的。例如，可以是由LP-CVD法(减压CVD法)、或AP-CVD法(常压CVD法)等形成的SiO2膜、TEOS膜、Si3N4膜等，也可以是由涂敷法生成的SOG膜。
而且，在上述实施形式中，是使用多晶硅膜作为埋入深沟槽的膜，但本发明并不限于此，也可以使用绝缘膜。
而且，在上述实施形式中，在图7所示的深沟槽30的形成时，是在去除了抗蚀膜9之后，以HTO膜8及HDP-NSG膜7作为硬掩膜而进行的蚀刻，但本发明并不限于此，也可以不去除抗蚀膜9，以抗蚀膜9、HTO膜8及HDP-NSG膜7作为硬掩膜而进行蚀刻。这样，可以使HTO膜8的厚度减小。
而且，在上述实施形式中，是在构成第二开口部的深沟槽30的内面，使用热氧化法形成氧化硅膜(SiO2膜)10，但本发明并不限于此，也可以如图13至图16的变形例中所示，在深沟槽30的内面，使用CVD法形成氧化硅(SiO2)膜10a。在该变形例中，首先如图13所示，使用CVD法形成覆盖深沟槽30的内面及HTO膜8的氧化硅(SiO2)膜10a。而且，如图14所示，使用CVD法，形成埋入深沟槽30的同时、覆盖氧化硅(SiO2)膜10a、厚度约为800nm的多晶硅膜11。其后，经过与图10及图11所示同样的图15及图16所示的制造工艺，形成双极(性)晶体管。如上述变形例，使用CVD法在深沟槽30的内面形成氧化硅(SiO2)膜10a，与由热氧化法形成氧化硅(SiO2)膜10a的情况不同，不会产生由热氧化而引起的浅沟槽(第一开口部)20及深沟槽(第二开口部)30的形状变化等不合适的现象。
权利要求
1.一种半导体装置的制造方法，其特征在于，具有在半导体基板的元件分离区域形成第一沟槽的工序；埋入所述第一沟槽内地形成由绝缘膜构成的第一膜的工序；在所述第一沟槽内形成比所述第一沟槽深的第二沟槽的工序；在所述第二沟槽内形成埋入膜的工序；和对所述第一膜的多余堆积部分及所述埋入膜的多余堆积部分同时实质性研磨的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，还具有在所述第一膜上形成覆盖性比所述第一膜良好的第二膜的工序，形成所述第二沟槽的工序，包含将所述第二膜及所述第一膜作为掩膜，通过对所述半导体基板的蚀刻，在所述第一沟槽内形成比所述第一沟槽深的第二沟槽的工序。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于所述第二膜是HTO膜。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于形成所述第二沟槽的工序包含在所述第二膜上的既定区域形成抗蚀膜后，以所述抗蚀膜作为掩膜而对所述第二膜及所述第一膜形成图案的工序；和在去除所述抗蚀膜后，以所述形成图案的所述第二膜及所述第一膜作为掩膜，通过对所述半导体基板的蚀刻，而在所述第一沟槽内形成深度大于第一沟槽的第二沟槽的工序。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于形成所述第二沟槽的工序包含一边在残留所述第二膜为既定厚度，一边通过对所述半导体基板的蚀刻，而在所述第一沟槽内形成深度大于第一沟槽的第二沟槽的工序。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于所述第二膜具有300nm以上500nm以下的厚度。
7.根据权利要求2所述的半导体装置的制造方法，其特征在于形成所述第二沟槽的工序包含在所述第二膜上的既定区域形成抗蚀膜后，以所述抗蚀膜作为掩膜而对所述第二膜及所述第一膜形成图案的工序；和以抗蚀膜、所述形成图案的所述第二膜及所述第一膜作为掩膜，通过对所述半导体基板的蚀刻，而在所述第一沟槽内形成深度大于所述第一沟槽的第二沟槽的工序。
8.根据权利要求2所述的半导体装置的制造方法，其特征在于所述第一膜具有比所述第二膜良好的埋入特性。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于形成所述第一膜的工序包含使用高密度等离子体CVD法形成由所述绝缘膜构成的第一膜的工序。
10.根据权利要求2所述的半导体装置的制造方法，其特征在于形成所述第二膜的工序包含使用高密度等离子体CVD法以外的方法形成覆盖性比所述第一膜良好的第二膜的工序。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于形成所述第二膜的工序包含使用减压CVD法形成HTO膜的工序。
12.根据权利要求1所述的半导体装置的制造方法，其特征在于在所述第二沟槽内形成埋入膜的工序之前，还具有在所述第二沟槽的内面形成第一绝缘膜的工序。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于所述第二沟槽内形成埋入膜的工序包含在形成所述第一绝缘膜的所述第二沟槽内形成半导体膜的工序。
14.根据权利要求12所述的半导体装置的制造方法，其特征在于形成所述第一绝缘膜的工序包含使用CVD法形成所述第一绝缘膜的工序。
15.根据权利要求1所述的半导体装置的制造方法，其特征在于在对所述第一膜的多余堆积部分及所述埋入膜的多余堆积部分同时进行实质性研磨的工序之后，还具有形成覆盖所述元件分离区域的第二绝缘膜的工序。
16.根据权利要求1所述的半导体装置的制造方法，其特征在于还具有在由所述元件分离区域包围的元件形成区域内形成半导体元件的工序。
全文摘要
一种半导体装置的制造方法，具有在半导体基板的元件分离区域形成第一沟槽的工序；埋入第一沟槽内地形成由绝缘膜构成的第一膜的工序；在第一沟槽内形成比第一沟槽深的第二沟槽的工序；在第二沟槽内形成埋入膜的工序；以及对第一膜的多余堆积部分及埋入膜的多余堆积部分同时进行研磨的工序。由此得到即使是在减少研磨工序次数的情况下，在深沟槽形成的蚀刻时，也能够抑制蚀刻不良发生的半导体装置的制造方法。
文档编号H01L21/8234GK1519910SQ20041000310
公开日2004年8月11日 申请日期2004年2月4日 优先权日2003年2月7日
发明者井原良和 申请人:三洋电机株式会社