专利名称：形成半导体装置的金属线的方法
技术领域：
本发明涉及一种形成半导体装置的金属线的方法，具体而言，是涉及一种能够最小化由于在形成连接至下层元件期间的过度蚀刻制造工艺而累积在金属线中的等离子体感生的电荷对下层元件造成的损坏的形成半导体装置的金属线的方法。
背景技术：
一般而言，沉积一金属层后，会通过使用等离子体蚀刻方法来执行一主蚀刻制造工艺及一过度蚀刻制造工艺，以便将一金属线连接至一下层元件。在形成该金属线的制造工艺期间，因等离子体所感生的电荷会累积在该金属线，起到一充电天线的作用，因而在该金属线中累积的电荷会损坏该下层元件。
图1A到图1F用于说明形成半导体装置的金属线的传统的方法的断面图。
请参阅图1A，在半导体基板10上形成一下层元件11。该下层元件11包括本发明中采用的所有单元组件。
请参阅图1B，在包括该下层元件11的该半导体基板10上形成一层间绝缘膜12。通过蚀刻该层间绝缘膜12的一部份，以形成一金属线接触孔13，以便曝露该下层元件11的上表面的一部份。
请参阅图1C，使用导电材料填满该金属线接触孔13的内部部份，以便形成一连接至该下层元件11的金属线插塞14。
请参阅图1D，在包括该金属线插塞14的该层间绝缘膜12上形成一金属层15。在包括该金属层15上形成一光致抗蚀剂图案16以覆盖一包括该金属线插塞14的上表面的一部份，以便在该覆盖部份中形成金属线。
请参阅图1E，使用等离子体蚀刻方法来执行一主蚀刻制造工艺，以蚀刻该金属层15的曝露部份。
请参阅图1F，执行一过度蚀刻制造工艺以去除该金属层15(这是执行主蚀刻制造工艺仍然残留的金属层)，从而形成要连接至该金属线插塞14的金属线150。
在如上文所述的制造工艺中，在使用等离子体蚀刻方法来执行主蚀刻制造工艺期间因等离子体所感生的电荷会累积在该金属层15中。在该主蚀刻制造工艺中，因为会电连接(非绝缘)一晶片上的金属层15，所以因等离子体所感生的电荷不会损坏下层元件。但是，由于通过过度蚀刻制造工艺所形成的该金属线150被完全绝缘(未电连接)，以利用该金属线150当做充电天线，所以在主蚀刻制造工艺及过度蚀刻制造工艺期间累积在该金属线150中的电荷会损坏该下层元件11，进而造成下层元件的可靠度降级。当形成一多层金属线时，因为会重复执行如上文所述的等离子体蚀刻方法而重复累积的电荷显著增加，而造成损坏下层元件11。
该金属线150的天线结构会影响因等离子体所感生的电荷而造成下层元件11损坏，这发表在1999年12月Korean Physical Society期刊第35卷第S742页至第S746页，标题为“在互连金属腐蚀中等离子体诱导充电对铁电电容器性能的影响(Effect of Plasma Induced Charging in Interconnect MetalEtch on the Characteristics of a Ferroelectric Capacitor)”中。
发明内容
据此，本发明目的是提供一种形成半导体装置的金属线的方法，该方法通过最小化由于在形成金属线期间而累积在金属线中的等离子体感生的电荷对连接至该金属线的下层元件造成的损坏，而得以改良半导体装置的电效率及可靠性。
本发明的一个方面是提供一种形成半导体装置的金属线的方法，包括下列步骤制备一半导体基板，该半导体基板包括一下层元件以及一形成在该下层元件上的层间绝缘膜；通过蚀刻该层间绝缘膜的一部份，形成一金属线接触孔以曝露该下层元件的一部份，以及形成一金属熔丝接触孔以曝露该半导体基板的一部份；通过使用导电材料填满该金属线接触孔及该金属熔丝接触孔，以便分别形成一金属线插塞及一金属熔丝插塞；在包括该金属线插塞及该金属熔丝插塞的该层间绝缘膜上形成一金属层；通过执行一主蚀刻制造工艺及一过度蚀刻制造工艺来蚀刻该金属层，以形成一金属线图案及一连接至该金属线图案的金属熔丝图案，从而形成该金属线；以及通过过度蚀刻该金属熔丝以电绝缘该金属线图案与该金属熔丝图案，以便形成该金属线。
说明书将配合附图解说本发明的前述观点及其它功能，其中图1A到图1F用于说明形成半导体装置的金属线的传统方法的断面图；以及图2A到图2G用于说明根据本发明一项具体实施例而形成的半导体装置的金属线的方法的断面图。
附图符号说明10，20半导体基板11，21下层元件12，22层间绝缘膜13，23L金属线接触孔14，24L金属线插塞15，25金属层16，26光致抗蚀剂图案23F金属熔丝接触孔24F金属熔丝插塞25L金属线图案25F金属熔丝图案150，250金属线245金属熔丝具体实施方式
现在将参考附图来详细说明本发明的优选具体实施例。然而，本发明不限于以下的详细说明中所揭示的优选具体实施例，而是可实施成各种变更及修改。因此，根据的具体实施例用于明确告知本领域技术人员本发明的具体图2A到图2G用于说明根据本发明一项具体实施例而形成的半导体装置的金属线的方法的断面图。
请参阅图2A，在半导体基板20上形成一下层元件21。该下层元件21包括半导体装置中采用的所有单元组件。
请参阅图2B，在包括该下层元件21的该半导体基板20上形成一层间绝缘膜22。通过蚀刻该层间绝缘膜22的一部份，分别形成一金属线接触孔23L以曝露该下层元件21的上表面一部份，以及一金属熔丝接触孔23F以曝露该半导体基板20的一部份。
请参阅图2C，通过使用导电材料填满该金属线接触孔23L及该金属熔丝接触孔23F，以便分别形成一连接至该下层元件21的金属线插塞24L及一连接至该半导体基板20的金属熔丝插塞24F。
请参阅图2D，在包括该金属线插塞24L及该金属熔丝插塞24F的该层间绝缘膜22上形成一金属层25。在该金属层25上形成一光致抗蚀剂图案26。该光致抗蚀剂图案26被形成以覆盖一包括该金属线插塞24L的金属线区并且覆盖一包括该金属熔丝插塞24F的金属熔丝区，并且在该金属线区与金属熔丝区之间有一窄间隔，而得以在形成该金属线所执行的主蚀刻制造工艺和过度蚀刻制造工艺时抑制蚀刻负载效应(etch loading effect)。另一方面，在该金属熔丝区中所形成的该光致抗蚀剂图案26可能是多重图案。在此情况下，介于多重图案之间的间隔必须很窄且足以抑制蚀刻负载效应。
请参阅图2E，使用等离子体蚀刻方法来执行该主蚀刻制造工艺，以便蚀刻该金属层25的曝露部份。
请参阅图2F，执行该过度蚀刻制造工艺以去除该金属层25(这是执行主蚀刻制造工艺仍然残留的金属层)，从而形成一要连接至该金属线插塞24L的金属线图案25L，以及形成要连接至该金属熔丝插塞24F的至少一金属熔丝图案25F。在该金属线图案25L与该金属熔丝图案25F之间设置间隔，而得以即使在执行该过度蚀刻制造工艺之后，由于蚀刻负载效应使得具有恒定厚度的该金属层25仍然位于该间隔中。以此方式将该金属线图案25L与该金属熔丝图案25F互相电连接。另外，假设具有多个金属熔丝图案25F，则会密集形成该等金属熔丝图案25F，并且介于该等图案间且具有恒定厚度的该金属层25仍然位于该间隔中，而得以将该等金属熔丝图案25F互相电连接。因此，循序电连接该下层元件21、该金属线插塞24L、该金属线图案25L、该金属熔丝图案25F、该金属熔丝插塞24F及该半导体基板20。此时，该金属熔丝插塞24F及该至少一金属熔丝图案25F当做一金属熔丝245。
请参阅图2G，执行针对金属熔丝的过度蚀刻制造工艺以去除该金属层25(这是执行主蚀刻制造工艺仍然残留在金属熔丝图案25F周围的金属层)，从而形成该金属熔丝245及一电绝缘该金属熔丝的金属线250。
在如上文所述的制造工艺中，在形成该金属线250而使用等离子体蚀刻方法来执行主蚀刻制造工艺期间因等离子体所感生的电荷会累积在该金属层25中。在该主蚀刻制造工艺中，由于会电连接(未完全绝缘)一晶片上的金属层25，所以因等离子体所感生的电荷不会损坏该下层元件21(请参阅图2E)。在该主蚀刻制造工艺之后的过度蚀刻制造工艺期间所形成的该金属线图案25L会电绝缘于一邻接的金属线图案(图中未显示)，同时该金属线图案25L的一侧连接至该金属熔丝245(如图2F所示)，所以会通过该金属熔丝245将在该主蚀刻制造工艺及该过度蚀刻制造工艺期间累积在该金属线图案25L中的电荷被放电至该下层元件21。据此，等离子体所感生的电荷不会损坏该下层元件21。如图2G所示，在金属熔丝的过度蚀刻制造工艺期间，因等离子体所感生的电荷会累积在该金属线250及该金属熔丝245中，并且因等离子体所感生的电荷会损坏该下层元件21。然而，损坏程度不会像形成金属线的众所周知的方法那样显著。换言之，在众所周知的方法中，在形成该金属线的主蚀刻制造工艺及过度蚀刻制造工艺期间，累积的电荷会损失下层元件，但是在根据本发明的方法中，只有在金属熔丝的过度蚀刻制造工艺期间才会出现此状况。因此，电荷造成的损失并不显著。
虽然在本发明的具体实施例中已说明单层金属结构，但是通过使用该方法来形成多层金属线，仍然能够使由于等离子体感生的电荷造成的下层元件损坏降至最低限度。当将本发明原理运用在多层金属线时，会有组件方面的差异，例如，在图2G所示的金属线250上形成其它金属线，以及在图2G所示的金属熔在线形成其它金属熔丝，但是本领域的技术人员很容易实施多层金属线。据此，本发明不限定于参考
的具体实施例，而是包括能够采用本发明原理而形成半导体装置的金属线的所有方法。
如上文所述，根据本发明，当形成金属线时，会同时形成连接至该金属线及该半导体基板的金属熔丝，所以会通过该金属熔丝将在形成金属线的制造工艺期间累积在金属线中的等离子体感生电荷放电至该半导体基板。因此，通过使连接至金属线的下层元件的损害降至最低限度，而得以改良组件的电效率及可靠性。
权利要求
1.一种形成半导体装置的金属线的方法，包括下列步骤制备一半导体基板，该半导体基板包括一下层元件以及一形成在该下层元件上的层间绝缘膜；通过蚀刻该层间绝缘膜的一部份，形成一金属线接触孔以曝露该下层元件的一部份，以及形成一金属熔丝接触孔以曝露该半导体基板的一部份；通过使用导电材料填满该金属线接触孔及该金属熔丝接触孔，以便分别形成一金属线插塞及一金属熔丝插塞；在包括该金属线插塞及该金属熔丝插塞的该层间绝缘膜上形成一金属层；通过执行一主蚀刻制造工艺及一过度蚀刻制造工艺来蚀刻该金属层，以形成一金属线图案及一连接至该金属线图案的金属熔丝图案，从而形成该金属线；以及通过过度蚀刻该金属熔丝以电绝缘该金属线图案与该金属熔丝图案，以便形成该金属线。
2.如权利要求1所述的形成半导体装置的金属线的方法，其中通过该金属线插塞将该金属线图案连接至该下层元件。
3.如权利要求1所述的形成半导体装置的金属线的方法，其中通过该金属熔丝插塞将该金属熔丝图案连接至该半导体基板。
4.如权利要求1所述的形成半导体装置的金属线的方法，其中在该金属线图案与该金属熔丝图案之间设置一间隔，该间隔的宽度设置成即使在执行形成该金属线的该过度蚀刻制造工艺之后，由于蚀刻负载效应使得该金属层在该间隔中具有恒定的厚度。
5.如权利要求1所述的形成半导体装置的金属线的方法，其中该金属熔丝图案包括多个紧缩图案，并且介于这些紧缩图案间的间隔的宽度设置成即使在执行形成该金属线的该过度蚀刻制造工艺之后，由于蚀刻负载效应使得在这些间隔中的该金属层具有恒定的厚度。
全文摘要
本发明涉及一种形成半导体装置的金属线的方法，包括下列步骤通过，执行一主蚀刻制造工艺及一过度蚀刻制造工艺以形成一连接至一下层元件的金属线，同时形成一金属熔丝(metal fuse)，该金属熔丝的一端连接至该金属线且另一端连接至半导体基板；以及通过执行一过度蚀刻制造工艺来形成该半导体装置的该金属线，以使该金属线与该金属熔丝电绝缘。在形成该金属线的过度蚀刻制造工艺期间因等离子体所感生的电荷会累积在该金属线中。根据本发明，由于会通过该金属熔丝将该金属线中所累积的等离子体感生的电荷放电至该半导体基板中，因而能够使该下层元件损坏降至最低限度。
文档编号H01L21/3065GK1536644SQ20041000241
公开日2004年10月13日 申请日期2004年1月29日 优先权日2003年4月3日
发明者朴信胜 申请人:海力士半导体有限公司