专利名称：双栅极场效应晶体管及其制造方法
技术领域：
本发明涉及双栅极场效应晶体管(DGFET)器件，特别涉及具有自对准的前栅极和背栅极的平面双栅极场效应晶体管。
背景技术：
为了制造比目前可用的集成密度更高的集成电路，如存储器、逻辑及其它器件，需要找到一种能进一步缩小其中存在的场效应晶体管器件尺寸的途径。
随着FET尺寸的缩小，FET存在几个问题。特别是，FET的源和漏之间的相互作用降低了栅极控制器件是否开或关的能力。随着器件尺寸的降低，FET的源和漏之间的距离减小，导致了与沟道的相互作用增加，由此降低了栅极控制。该现象称做“短沟道效应”。本领域技术人员公知的短沟道效应是由于栅极和源/漏区之间共享的两维静电电荷，短沟道器件，即亚0.1微米沟道器件中阈值电压Vt的降低。
CMOS器件的进一步发展是通过应用双栅极结构获得的，其中沟道定位在前栅极和背栅极之间。将沟道设置在两个栅极结构之间能够从沟道的任意一侧控制栅极，从而减小短沟道效应。除了改善了短沟道效应之外，双栅极结构的其它优点包括，但不限于较高的跨导和较低的寄生电容。采用双栅极结构，以前的CMOS(互补金属氧化物半导体)可以缩小到常规单栅极结构的沟道长度的一半。双栅极结构是新一代高性能CMOS器件的极好候选结构。
目前，正在积极地开发垂直和水平双栅极结构。由于与现有的CMOS器件的目前状态类似，水平即平面栅极结构与垂直栅极结构相比具有几个优点。制造平面双栅极器件的一个主要和强大挑战是使背栅极与前栅极对准。
在一个现有技术的方法中，平面双栅极结构是通过前栅极与背栅极对准和界定之后再生长沟道而形成的。目前用于制造对准的双栅极结构的另一现有技术方法是使用前栅极作为蚀刻掩模来蚀刻背栅极。蚀刻步骤之后，借助选择性外延Si生长再生长源/漏区。
制造双栅极器件的这些现有技术方法由于难以对目前制造双栅极FET器件使用的复杂的制造技术进行参数控制，因此具有许多缺点。鉴于以上提到的制造自对准平面DGFET器件的现有技术方法的不足，仍然需要提供一种新的改进的制造方法。所开发的方法需要避免现有技术工艺的制造的复杂性。
发明概述本发明提供了一种具有与前栅极对准的背栅极的平面DGFET的制造方法。本发明的方法获得了这种对准，同时不存在与现有技术的前栅极和背栅极对准有关的任何问题。本发明的方法也提供了降低源/漏区和背栅极之间电容的手段。
广义而言，本发明的方法包括以下步骤提供叠置的双栅极结构，该结构包括至少背栅极、位于背栅极之上的背栅极介质、位于背栅极介质之上的沟道层、沟道层上的前栅极介质以及位于前栅极介质之上的前栅极；对叠置的双栅极结构的前栅极构图；在构图的前栅极的露出侧壁上形成侧壁间隔层；以及在背栅极的一部分中形成载流子耗尽区，其中所述载流子耗尽区使前栅极和背栅极对准。
除了使前栅极和背栅极对准之外，载流子耗尽区通过降低源/漏区和背栅极之间的电容提高了器件性能。
在本发明的一个实施例中，载流子耗尽区为位于背栅极/背栅极介质界面的非晶区。在该实施例中，采用了能够形成这种非晶区的离子注入。非晶区以容易结合到常规工艺流程内的自对准方式定义了背栅极。
在本发明的另一实施例中，载流子耗尽区为位于背栅极/背栅极介质界面的气泡层。通过离子注入和退火产生气泡层。气泡层也以容易结合到常规工艺流程内的自对准方式定义了背栅极。
本发明的另一方面涉及自对准的平面DGFET器件。具体地说，本发明的DGFET器件包括位于背栅极之上的背栅极介质；位于背栅极介质之上的沟道层；位于沟道层之上的前栅极介质；以及位于沟道区一部分之上的构图的前栅极，其中背栅极含有使前栅极和背栅极对准的载流子耗尽区。
本发明的自对准的平面DGFET还包括与背栅极的表面部分接触的背栅极接触。
图1A-1F示出了本发明一个实施例中采用的基本工艺步骤(剖面图)，在示出的实施例中，载流子耗尽区为非晶区；图2为本发明的另一实施例(剖面图)，在本实施例中，载流子耗尽区为气泡层；图3为含有隔离区的最终结构的图示(剖面图)，在该图中示出了图2的实施例。
发明的详细说明现在参照附图更详细地描述提供了自对准平面的DGFET的制造方法以及由该方法形成的DGFET结构的本发明。应当注意，在附图中，相同的参考数字用于表示相同和相应的元件。
首先参见图1A-1F中所示的实施例。在所示的实施例中，载流子耗尽区为非晶层。图1A示出了可以在本发明中使用的初始叠置的双栅极结构。初始的叠置双栅极结构包括其上具有底绝缘体12的衬底10。初始的叠置双栅极结构也包括位于底绝缘体12上的背栅极14、位于背栅极14上的背栅极介质16、位于背栅极介质16上的沟道层18、位于沟道层18上的前栅极介质20以及位于前栅极介质20上的前栅极22。
通过首先提供包括沟道层18的转移晶片(未示出)制造图1A所示的结构。沟道层可以形成在转移晶片上或者可以是转移晶片的一部分。在本发明中使用的沟道层18包括任何半导体材料，例如Si、SiGe、SiGeC、InAs、GaAs、InP以及其它III/V化合物半导体。这里也考虑了这些应变或不应变的半导体材料的组合。本发明该处使用的转移晶片可以是体Si晶片或包括绝缘体上硅的其它类型的半导体晶片。当沟道层18不是转移晶片的一部分时，可以通过常规的淀积工艺形成，例如化学汽相淀积(CVD)、等离子体辅助的CVD、蒸镀或化学溶液淀积。当沟道层为转移晶片的一部分时，不需要在转移晶片上形成单独的沟道层。首先当第一次施加到转移晶片时，沟道层18可以具有任何厚度。通常，沟道层18具有从约1到约100nm的初始厚度，进行随后的键合(bonding)工艺之后变薄。
然后，利用常规的淀积工艺在沟道层18上形成背栅极介质16，或者可选地，通过热生长工艺形成背栅极介质16。背栅极介质16可以由氧化物、氮化物或氮氧化物构成，优选氧化物介质。可以用做背栅极介质16的氧化物的合适例子包括，但不限于SiO2、Al2O3、ZrO2、HfO2、Ta2O3、TiO2、钙钛矿型氧化物及其组合物和多层。背栅极介质16的厚度可以改变，但通常背栅极介质16具有从约0.5到约20nm的厚度。
利用如CVD的常规淀积工艺在背栅极介质16的上面形成背栅极14，成背栅极14是由如多晶硅的导电材料组成的。背栅极14具有从约50到约300nm的厚度。接下来，利用常规的淀积工艺或常规的热生长工艺，在背栅极14上形成底部绝缘体12。底部绝缘体12可以是氧化物、氮化物或氮氧化物，但优选的是氧化物，如SiO2。底部绝缘体12的厚度可以改变，但通常具有从约10到约200nm的厚度。
提供含有层18、16、14和12的转移晶片之后，使用本领域技术人员公知的常规键合工艺，将底部绝缘体12的露出表面键合到衬底10。键合之后，从键合的结构上除去转移晶片(或没有含沟道层的部分)，留下露出的沟道层18。具体地说，可以通过研磨和蚀刻除去转移晶片或其一部分。研磨和蚀刻工艺期间，沟道层18可以减薄到小于10nm的厚度。该减薄的沟道层18的一部分在本发明中用做FET的体区或沟道区。
除去转移晶片和减薄沟道层18之后，利用常规的淀积工艺或利用常规的热氧化工艺，在减薄的沟道层18上形成衬垫氧化物(未示出)。无论采何种技术，沉淀氧化物通常具有从约5到约30nm的厚度，更优选从约10到约20nm的厚度。
然后，利用本领域技术人员熟知的常规淀积工艺，在衬垫氧化物上形成可由氮化物和/或氮氧化物组成的抛光终止层(没有专门示出)。抛光终止层的厚度可以改变，并且对本发明不是至关重要的。
通过首先利用淀积工艺，如CVD或旋转涂覆，将常规的光致抗蚀剂施加在抛光终止层的表面，在结构内形成隔离沟槽开口(这些图中未示出)。然后，通过常规的光刻(包括曝光和显影)对光致抗蚀剂构图以含有制造浅沟槽开口的图形。利用构图的光致抗蚀剂，使用如反应离子蚀刻(RIE)、离子束蚀刻或等离子体蚀刻等蚀刻工艺将沟槽图形转移到结构内。该蚀刻期间，除去部分沟道层18、背栅极介质16以及背栅极14，停止在底部绝缘体12的表面上。
蚀刻步骤之后，利用常规的剥离工艺，除去构图的光致抗蚀剂，借助热氧化工艺形成沟槽氧化物衬底(未示出)以覆盖沟槽开口的至少露出侧壁。然后，用介质沟槽材料，如CVD氧化物或原硅酸四乙酯(TEOS)，填充含沟槽氧化物衬里的隔离沟槽开口并平面化到抛光停止层，提供所示的平面结构。包括沟槽填充材料和沟槽氧化物衬里的隔离区50被例如显示在图3中。
形成隔离区之后，利用蚀刻工艺从结构上除去抛光停止层，与氧化物相比，该蚀刻工艺在除去抛光停止层中是可以选择的。本发明的该蚀刻步骤从结构上除去了抛光停止层，并露出了下面的沉淀氧化物。例如，磷酸可以用于从结构上选择性地除去抛光停止层。从结构上除去抛光停止层之后，选择性地除去露出的衬垫氧化层，以露出沟道层18。可以采用与半导体材料相比高度选择性的除去氧化物的任何常规蚀刻工艺。例如，可以使用氢氟酸从结构上选择性地除去衬垫氧化物。
选择性除去衬垫氧化物之后，在沟道层18的露出表面上形成前栅极介质20。前栅极介质20可以由与背栅极介质16相同或不同的介质材料组成。此外，可以利用任何常规淀积工艺，如CVD，形成前栅极介质20。前栅极介质20的厚度可以改变，但通常具有从约0.5到约3.0nm的厚度。
利用常规的淀积工艺在结构上形成由导电材料组成前栅极22，如多晶硅、导电金属、硅化物或它们的任何组合包括多层，提供如图1A所示的结构。用于前栅极22的优选材料为多晶硅。
接下来，例如如图1B所示，借助常规的淀积工艺，在前栅极22上形成掩模24，如氧化物、氮化物或氮氧化物。此外，可以通过热生长工艺形成掩模24。然后，对掩模24和前栅极22构图，提供例如图1C所示的构图结构。利用构图的抗蚀剂掩模(未示出)和蚀刻实现构图。蚀刻对前栅极介质20具有选择性，因此，蚀刻停止在前栅极介质20的上表面。
在本发明的这一点，可以通过常规的离子注入和退火形成源/漏扩展区和晕圈(这里没有专门示出)。还可以在本发明方法的后面一步形成源/漏扩展区和晕圈。
绝缘间隔层26被形成在至少构图的前栅极22和部分构图的掩模24的露出侧壁上，提供如图1D所示的结构。绝缘间隔层26可以由任何绝缘材料组成，例如氧化物、氮化物、氮氧化物或它们的任何组合。可以通过淀积绝缘材料和蚀刻形成绝缘间隔层26。该步骤之后，可以形成选择性的epi源/漏区(未示出)。
在本发明的该步骤，并且如果以前没有形成，将扩展区28和晕圈(未示出)形成到沟道区18内，此后，邻接扩展区28形成源/漏区30。包括扩展区28和源/漏区30的所得结构例如显示在图1E中。在本图中，箭头指示离子被注入到沟道层18内。如果以前没有形成，扩展区28和晕圈首先被离子注入到沟道区18内，此后，通过第二离子注入工艺形成源/漏区30。离子注入之后，对结构退火以激活注入区。这里源/漏区之间的区域被称做沟道区。
图1F示出了在部分背栅极14中形成载流子耗尽区之后的所得结构。在所示的实施例中，载流子耗尽区32为非晶注入区，由通过注入能够使部分背栅极14非晶化的离子形成。在背栅极14中能够形成载流子耗尽区32，即非晶区的离子的例子包括，但不限于N、F、Ar、Si、Ge等。然而，离子应这样选择，使得在后续的退火步骤，如硅化退火，线退火的中间端和后端期间，背栅极14内的非晶区不会完全再生长。N、F和Ar显著减慢了非晶层的再生长。因此，N、F、Ar和以及其它任何减慢非晶层生长的元素是产生非晶层的优选元素。还可以用除非晶层生长减慢元素之外的其它元素并随后将非晶层生长减慢元素注入到非晶层内产生非晶层。利用能够在背栅极14中形成非晶区的常规离子注入条件进行注入。非晶层可以初始含有与背栅极介质16相邻的源/漏区30。优化选择注入条件，埋置的非晶层的源/漏部分可以最小或者在随后的退火期间可以生长回。硅化步骤之后也可以进行注入步骤。
利用能够在背栅极14中形成非晶区的常规离子注入条件进行注入。如图所示，载流子耗尽区32形成在背栅极介质18和背栅极14之间的界面处。载流子耗尽区32以自对准方式限定背栅极14。此外，载流子耗尽区降低了源/漏区30和背栅极14之间的电容，提供了高性能的器件。
图2示出了本发明的第二实施例，其中载流子耗尽区32为形成到部分背栅极14内的气泡层。在本发明的该实施例中，通过能在背栅极14内形成气泡层的离子注入形成载流子耗尽区32。在本发明的该实施例中使用的合适离子包括氢、Ar、He、Ne、Kr、Xe等。形成气泡层的注入条件为本领域技术人员公知的常规条件。通常在注入步骤之后立即进行退火以生长气泡。由于该退火具有高热聚集，因此，优选在扩展/晕圈和源/漏形成步骤之前进行气泡形成步骤(注入和退火)。在约900°到约1200℃的升高温度进行约1s到约60分钟时间的气泡形成退火。
图3示出了包括隔离区50的本发明的最终的自对准的平面DFET结构。如上所述形成隔离区50。形成该结构之后，进行包括背栅极接触形成的通常中间端和后端线工艺。
虽然本发明示出了一个双栅极FET结构的形成，但是本发明考虑了在单个衬底上形成多个这种双栅极FET结构。多个双栅极FET都可以包括作为载流子耗尽区的非晶区或作为载流子耗尽区的气泡层。多个双栅极FET也可以包括具有作为载流子耗尽区的非晶区的一些DGFET和具有作为载流子耗尽区的气泡层的一些DGFET。
虽然参考优选实施例专门示出和描述了本发明，但本领域的技术人员应该理解，在不脱离本发明的精神和范围的情况下，可以对形式和细节作出以上和其它改变。因此，本发明不限于这里介绍和示出的确切的形式和细节，它由所附权利要求书所限定。
权利要求
1.一种双栅极场效应晶体管的制造方法，包括以下步骤提供叠置的双栅极结构，该结构包括至少背栅极、位于背栅极之上的背栅极介质、位于背栅极介质之上的沟道层、沟道层上的前栅极介质以及位于前栅极介质之上的前栅极；构图叠置的双栅极结构的前栅极；在构图的前栅极的露出侧壁上形成侧壁间隔层；以及在背栅极的一部分中形成载流子耗尽区，其中所述载流子耗尽区使前栅极和背栅极对准。
2.根据权利要求1的方法，其中所述载流子耗尽区减小了源/漏区和背栅极之间的电容。
3.根据权利要求1的方法，其中载流子耗尽区包括非晶区。
4.根据权利要求3的方法，还包括注入离子。
5.根据权利要求4的方法，其中所述离子包括N、F、Ar、Si或Ge。
6.根据权利要求4的方法，其中所述离子包括非晶层生长减慢元素。
7.根据权利要求1的方法，其中所述载流子耗尽区为气泡层。
8.根据权利要求7的方法，还包括注入离子和退火。
9.根据权利要求8的方法，其中所述离子包括氢、Ar、He、Ne、Kr或Xe。
10.根据权利要求1的方法，其中所述叠置的双栅极结构通过键合和减薄形成。
11.一种双栅极场效应晶体管器件包括位于背栅极之上的背栅极介质；位于背栅极介质之上的沟道层；位于沟道层之上的前栅极介质；以及位于部分沟道层之上的构图的前栅极，其中背栅极含有使前栅极和背栅极对准的载流子耗尽区。
12.根据权利要求11的双栅极场效应晶体管器件，其中所述载流子耗尽区包括非晶层。
13.根据权利要求11的双栅极场效应晶体管器件，其中所述载流子耗尽区包括气泡层。
14.根据权利要求11的双栅极场效应晶体管器件，还包括所述构图的前栅极侧壁上的绝缘间隔层。
15.根据权利要求11的双栅极场效应晶体管器件，还包括与所述源/漏区邻接的扩展注入区。
16.根据权利要求11的双栅极场效应晶体管器件，其中所述沟道区包括Si、SiGe、SiC、SiGeC、InAs、GaAs、InP以及其它III/V化合物半导体或它们的组合。
17.根据权利要求11的双栅极场效应晶体管器件，还包括与所述构图的前栅极邻接形成的隔离区。
18.根据权利要求11的双栅极场效应晶体管器件，其中所述背栅极介质和所述前栅极介质包括氧化物。
19.根据权利要求11的双栅极场效应晶体管器件，其中所述背栅极和所述前栅极由多晶硅组成。
20.根据权利要求11的双栅极场效应晶体管器件，其中所述载流子耗尽区降低了源/漏区和背栅极之间的电容。
全文摘要
本发明提供了一种具有与前栅极对准的背栅极的平面双栅极场效应晶体管器件的制造方法。通过在部分背栅极中产生载流子耗尽区，本发明的方法实现了这种对准。载流子耗尽区降低了源/漏区和背栅极之间的电容，由此提供了高性能的自对准的平面双栅极场效应晶体管。本发明也提供了具有与前栅极对准的后栅极的平面双栅极场效应晶体管器件。通过在部分背栅极中提供载流子耗尽区实现了前栅极与背栅极的对准。
文档编号H01L29/423GK1523649SQ200310121550
公开日2004年8月25日 申请日期2003年12月18日 优先权日2002年12月23日
发明者O·H·多库马奇, O H 多库马奇, B·B·多里斯, 多里斯, S·G·赫格德, 赫格德, M·莱昂, 琼斯, E·C·琼斯 申请人:国际商业机器公司