用于施加应力图形的隔离结构的利记博彩app

专利名称：用于施加应力图形的隔离结构的利记博彩app
技术领域：
本发明涉及用于改善器件特性的半导体器件的制造方法，并涉及所产生的独特的高性能器件结构。具体地说，本发明通过在器件制造期间在器件的衬底中从结构上施加张力和压缩力来改善FET器件中的电荷迁移率。
背景技术：
在半导体器件设计领域，已知在器件衬底中的机械应力可以调整器件性能。单个的应力张量分量对PFET和NFET的器件性能产生不同的影响。上述通过增强应力来获得的改进容易集中到在特定的执行环境以外的一种或另一种类型的器件上，例如在IC芯片中。为了使IC芯片中的PFET和NFET的性能最大化，对应力分量需要同时进行不同的设计和应用。在本发明中，我们示出了制造方法和得到的结构，该结构已被施加用于改善在公共衬底中的单个器件以及同时至少两个器件的性能所需的适当的应力场。
Hamada等人在IEEE Transactions on Electron Devices，Vol.38 No.4发表的“ANew Aspect of Mechanical Stress Effects in Scaled MOS Devices”(April 1991)显示用互导偏差来修正重量所导致的纵向和横向的张力和压缩力的数据。在PFET器件中，沿纵向施加的单轴压缩力与在NFET上引起的效果相反。该数据可以说明如果施加共面的二轴张力，则NFET器件的性能可提高到约为单轴张力情况下的两倍，同时PFET没有变化，因为纵向和横向张力的效果相互抵消。
在关于VLSI Technology Digest of Technical Papers(2001)的讨论会上，Rim等人说明使用具有共面的二轴张力的应变Si，对于NFET在电子迁移率上改善了70％。已知的使用机械应力来改善器件性能的解决方案和方法不能同时改善NFET和PFET。并且，现有的解决方案没有论述任何类型的器件结构或制造它们的方法的可行性。

发明内容
在本发明中，我们公开了一些方法和结构，我们通过这些方法和结构对NFET施加共面二轴(二维)张力同时对PFET器件施加共面纵向压缩应力和横向张应力。用于制造每种器件的结构和方法都是独特的。这些方法和结构的主要优点是相对于仅仅施加单轴应力，它们可以使器件性能提高一倍。另一个优点是在同一个衬底上制造NFET和PFET的方法，其中使用应力诱导隔离材料来设计每个器件以增强性能。第二个优点是用于制造一种通过应力诱导沟槽隔离结构来提供具有增强性能的单个器件的结构和方法。
本发明的一个目的是对于NFET、PFET以及NFET和PFET同时改善器件性能。本发明的另一个目的是通过增加一个单独的掩模步骤很容易融合到目前的制造工艺中，廉价地显著改善器件性能。本发明的另一个目的是能够在体硅、绝缘体上硅(″SOI″)以及应变硅(strained silicon)结构中制造。
本发明包括用于NFET器件和PFET器件的沟槽隔离结构。NFET器件的隔离区包括在NFET器件的纵向和横向上施加第一种类型的机械应力的第一隔离材料。PFET器件的第一隔离区在PFET器件的横向上施加机械应力。PFET器件的第二隔离区在PFET器件的纵向上施加另一种类型的机械应力。根据需要哪种类型的机械应力，隔离区可以包括相同或不同的隔离材料。一般说来，机械应力为张力或压缩力。
在另一方面，本发明包括用于制造NFET器件和PFET器件的方法。本方面合并了在NFET器件的侧面和端部的隔离区的形成。在PFET器件的侧面形成另一个隔离区。在PFET器件的端部形成另一个(第三个)沟槽隔离区。选择在这些隔离区中的隔离材料，以便沿纵向和横向对NFET器件以及沿横向对PFET器件施加第一类型的机械应力。可以选择在第三沟槽隔离区中的隔离材料，以便沿纵向对PFET施加压缩型的机械应力。在诱导应力矢量的另一个方法中，把在第三沟槽隔离区中的隔离材料的至少一部分氧化以使其膨胀，从而可以沿纵向对PFET器件施加压缩机械应力。因此，所选择的隔离材料，根据是否把氧化反应用于诱导应力分量，对于各个器件可以相同或不同。
在另一方面中，本发明包括形成在衬底中的源极区和漏极区。衬底具有在源极区和漏极区之间的沟道区。靠近沟道区的栅极区控制沟道区的导通。应力诱导隔离材料靠近赋予应力，即，张力或压缩力，的源极区和漏极区的选定侧面，至少在衬底的源极区和漏极区之外进入沟道区。
通过随后结合附图对本发明优选实施方案的详细介绍，本发明的其他特征和优点将变得显而易见。


图1示出了改善PFET和NFET性能的所希望的应力状态，其中从器件的有源区向外的箭头表示张力，向着器件区的向内的箭头表示压缩力，W和L分别表示器件的有源区的宽度和长度。
图2是沿长度和宽度平面的图1的器件的剖面图。
图3-5示出了制造应力NFET和PFET结构的工艺步骤。
图6示出了图1的器件的结构俯视图，显示出具有在适当位置的TEOS和HDP隔离区的PFET和NFET器件的源极区、漏极区和栅极区。
图7-9示出了用第二制造方法制造的PFET结构的剖面图。
具体实施例方式
本发明包括填充隔离区，优选具有不同的固有应力引入材料的浅沟槽隔离(“STI”)，以对在衬底中形成的有源器件区施加选定的纵向和横向应力分量。例如，使用固有张力的应力引入材料在衬底中引起应力的张力状态，而固有压缩力材料在衬底中引起压缩力。为了在器件中施加这些不同的应力，我们使用那些可以施加不同的固有应力的淀积膜。例如，已知TEOS(原硅酸四乙酯)产生张力，因为它在退火条件下经受致密化作用，并由此而发生收缩，从而对相邻的衬底施加张应力。已知HDP(高密度等离子体)氧化物具有固有的压缩力。这里的关键是靠近NFET和PFET结构集成两种不同的固有应力引入结构，或者靠近这些器件中的一个分别集成一种或两种应力引入结构。在下面的图3-7和附带的说明书中显示和介绍了把具有拉伸固有应力的TEOS和具有压缩固有应力的HDP结合起来的工艺步骤。
本发明的方法还包括用于获得一种SiN(氮化硅)衬里的新颖的STI工艺方法，该SiN衬里对NFET产生横向和纵向分量，但对PFET只产生横向分量。该工艺引入TEOS用于STI填充，因为TEOS可以透过O2，而SiN衬里可防止在Si/TEOS边界处发生氧化。因此，只有PFET的纵向分量将被氧化，导致Si/TEOS边界扩张。氧化的数量和时间可以用于可控制地增加PFET在纵向的压缩应力。而且，由于TEOS是固有的张力膜，并且SiN衬里用于NFET的横向和纵向分量以及PFET的横向分量，所以在这些方向TEOS STI将表现为张应力。
结构标准STI工艺一般利用单一类型的氧化膜(可选的氮化物衬里)与隔离填充材料一起用于隔离。在本发明中，不同类型的氧化物膜被选择性地放在围绕FET器件的衬底区域中。通过控制生产工艺的条件，可以控制施加到相邻的FET器件的应力类型。
NFET和PFET器件需要不同的应力矢量或图形，以增强电荷迁移率。可以精细地调整隔离材料以在器件中产生需要的应力图形。可以控制某些材料，以便通过工艺控制进一步精细调整，例如RF功率。因为TEOS是松散结构的材料，所以更难以通过工艺控制来进行精细调整，但是当发生致密(退火)时，它会收缩，从而施加一种类型的内应力——张力。HDP比TEOS更容易控制一些，它也不需要致密化(热处理)，并且一般具有固有的压缩应力。
图1示出了本发明的优选实施方案。从NFET向外延伸的指向外侧的箭头表示沿器件的横向和纵向引入的张应力。正如下面将进一步介绍的，在本发明的方法中可以利用TEOS来在NFET中施加这些应力。TEOS还可以邻接或靠近PFET的横向侧面，以便在PFET中产生横向张力矢量。靠近PFET的纵向侧面形成HDP，以便在PFET中产生纵向压缩矢量。
在另一个实施例中，最终的结构包括在纵向和横向分量上具有SiN衬里的NFET，和在横向分量上具有SiN衬里的PFET，以及在纵向分量上没有SiN衬里的氧化的Si。多种工艺流程可以实现最终的结构。
在图6中还显示出了HDP和TEOS应力引入区相对于器件区的位置。在图6中，TEOS围绕NFET，以便在NFET中横向和纵向产生张应力。图6的PFET表明在PFET的横向侧面上构成TEOS，以产生横向张力矢量，而在PFET的纵向侧面上构成HDP，以在PFET中产生纵向压缩矢量。该结构同时增强NFET和PFET的性能。
图2显示出上述压缩/张力矢量的剖面图。剖面图显示在器件衬底上制造的FET栅极位于器件沟道区上方。在NFET中，由表示应力方向的指向外侧的箭头示出在沟道衬底中的横向和纵向的张应力。在PFET中，在横向显示为张应力，在纵向显示为压缩应力(指向内的箭头)。综上所述，上图清楚地显示出在FET器件中在三维方向上的张力和压缩力。
同时，在本发明的PFET/NFET实施方案中，可以同时在例如环形振荡器中一起使用NFET和PFET。当在两个器件中本发明的有利方面平衡时，即，电荷迁移率等量增强，可以理想地实现环形振荡器。本发明另一个结构上的用途包括在“岛”结构中硅源极区和漏极区的形成，其中，衬底器件区由介质STI材料围绕，或者在SOI(绝缘体上硅)器件中。
HDP和TEOS两种优选的沟槽隔离材料，HDP和TEOS，在以下几方面不同。TEOS和HDP的淀积工艺不同TEOS淀积包括CVD(化学气相淀积)工艺。HDP等离子体淀积是定向的工艺，其中材料由电场加速，因为在等离子体中，HDP由带电粒子构成。HDP具有固有的(由于淀积)压缩应力和作为淀积工艺的一部分发生致密化。在淀积之后，TEOS需要致密化退火，但仍具有固有的张力。
由于应力引入材料的收缩/膨胀，可以向衬底赋予应力，或者当应力引入材料在靠近衬底处生长时，可以自然地向其赋予应力。HDP具有内建的固有应力，在淀积时(当HDP生长时)这种应力就施加到衬底上。在对TEOS进行热处理(致密化)期间发生收缩。产生应力的基本机制不属于本发明。因此将不再涉及这些机制的进一步的理论细节。
工艺在围绕FET器件的用于隔离的衬底区域中选择和形成的隔离材料的结构和选择是新颖的。一般说来，掩模用于在衬底中的开口区。然后，使用独特的集成方案在晶片的选定部分淀积TEOS和HDP。在几个实施方案之一中，HDP区嵌入到TEOS背景中。
张力分量和压缩分量是解耦的。首先通过改变TEOS的致密化工艺来建立张力分量。控制收缩量的温度和时间(800-1050℃，1到30分钟，可逆地变化)可以改变在TEOS中产生的应力。这些变量确定TEOS收缩到何种程度(致密化)。在致密化中TEOS分子挤压得更紧密，从而在相邻的Si岛中产生张力。主要通过淀积条件控制在HDP SiO2中的压缩。通过控制RF功率来实现压缩应力的调整。增加功率会导致在膜中更多的压缩。压力和流量也可以用来调节在HDP SiO2膜中的压力。
在图3-5中示出了在同一个衬底上的沟道区中制造具有不同应力的NFET和PFET的工艺，并介绍如下。图3示出了由TEOS围绕的硅“岛”的形成。对于PFET和NFET，在纵向和横向剖面图中凸起的硅区域是相同的。通过众所周知的工艺可以实现该凸起的硅区域，包括形成衬垫层(薄的热氧化衬垫)，然后淀积SiN层，随后将掩模用于构图在SiN层中的开口，接着蚀刻SiN、SiO2和最终的硅。去掉掩模之后，进行热氧化以便在暴露的硅上形成薄氧化层，随后淀积薄的保形氮化物层，以便在处理期间的TEOS退火(致密化)和其它退火期间保护硅不被氧化。在覆盖的TEOS淀积之后进行化学机械平面化(“CMP”)到达氮化物衬里的表面，从而形成了图3所示的剖面。
一直到这里，本发明的工艺遵循常规工艺步骤。图4示出了工艺的下一步，在PFET的选定位置中形成HDP，以便施加需要的纵向压缩应力。使用标准的掩模技术，在纵向和横向方向用抗蚀剂层覆盖NFET，而只在横向覆盖PFET，保留PFET TEOS的纵向不被覆盖。通过蚀刻步骤去掉暴露的TEOS(图4的右上)。这使本发明比常规工艺增加了一个掩模步骤。然后从衬底表面上蚀刻掉抗蚀剂层，随后在整个表面上进行HDP淀积和最后CMP步骤，以实现图5中所示的剖面结构，以及图6中所示的俯视图的结构。常规栅极形成和工艺步骤遵循正常的过程。
制造图1和图2的结构的第二方法如下，并在图7-9中示出。遵循与上面的工艺相同的步骤，以实现图3中所示的结构，只是没有TEOS填充和CMP，然后只是为了PFET的纵向分量而限定另一个掩模，在该PFET中，我们需要除去氮化物衬里，这类似于图4的右上部分所示。
因为我们需要在PFET中产生纵向压缩应力，所以去掉围绕硅岛的氮化物衬里(将其从需要压缩应力的PFET中去掉)。这就使得在随后的氧化步骤中允许氧到达硅的侧壁，因此，在这一方面，氮化物衬里层作为氧化阻挡层起作用。由于氮化物衬里是极好的氧扩散屏障，因此它将阻止氧化及由此引起的压缩。在去掉SiN衬里的区域中，在Si岛侧壁上的一部分Si可能被氧化，从而导致在纵向的受控数量的压缩，从而控制PFET的电流。用该方法可以在氧化物侧壁生长中实现好的控制，因为可以根据氧化物生长量来实现压缩量，而不依赖于HDP淀积的条件。氧化将导致由于Si岛侧壁的体积膨胀所产生的压缩应力。氧将扩散透过TEOS而将硅侧壁氧化，生成氧化物楔子，并推挤TEOS，从而产生需要的压缩。
对应于硬掩模的硅沟槽蚀刻产生图1所示的结果，其中从硅岛侧壁上去掉SiN层。然后，在暴露的硅上生长氧化物衬里并淀积TEOS，随后通过CMP步骤到达SiN衬垫，随后通过SiN衬垫蚀刻、SiO2衬垫蚀刻——衬垫蚀刻从硅岛的顶部除去SiN和氧化物——从而产生图8所示的结构。然后，氧化步骤将硅岛的一部分氧化，如图9所示。在一种供选择的方法中，在衬垫氮化物和氧化物去掉之前进行氧化步骤。已知当Si变为SiO2时，产生的体积膨胀大约是2.27∶1。由于氧向下扩散，该被氧化的材料随着深度而变窄，由于在氧化步骤期间氧的消耗，使得氧的浓度逐渐减小。因此，在顶部氧的浓度较高，并在形成楔形的附近表面的区域中更浓一些。氧化的时间越长，楔形越宽。该构思是使体积膨胀从而使压缩力向内推挤硅。遵循常规栅极的形成和处理，因此不再进一步介绍。应当注意，在这些图中的器件区和隔离区没有按照尺寸比例绘制。
与现有技术相比的优点使用在NFET中形成张力和PFET的横向分量以及PFET的在纵向分量中的压缩应力的该方案的好处在于氧化时间和温度可以用来调整PFET的纵向分量的应力。
在现有技术中，Rim等人在应变硅中使用SiGe松弛(relaxed)子层来施加双轴张力。这存在许多问题。虽然NFET显示出相当显著的改善，但是不能同时改善两种器件。而且，因为需要松弛的SiGe层，所以在SiGe/Si的界面需要失配位错。形成失配位错的主要机制之一来自于螺旋状(threading)位错。不幸的是，螺旋状位错可导致在可靠性、产量和较大的泄漏方面发生严重的问题，并且在实际中难以去掉。
在“Mechanical Stress Effect of Etch-Stop Nitride and its Impact onDeep Submicron Transistor Design”中，Ito等人(IEDM，2000)利用在完成器件构造之后淀积的用于停止蚀刻的氮化物的最外层(superlayer)来施加应力。此外，这里的膜具有内建的固有的双轴应力。他们发现当该膜被压缩时，NFET的性能下降，而PFET的性能增强。而且他们没有同时改善PFET和NFET的性能。而且，由于膜正好在器件上面，使得传递到硅中的应力稍有减小，特别是与直接和器件相邻的情况相比时更是如此。
本发明的解决方案显示出如何通过改进STI工艺来施加正确的应力状态，从而使NFET和PFET两者同时受益。与这两种其它方法的另一个主要不同之处在于，由于张力和压缩力通过STI结构和在工艺过程中形成，而上面列出的现有技术显示在一种情况中通过应变Si施加应力，而在另一种情况下，这种应力来自在器件构成之后形成的层中的固有应力(不是如我们所做的与器件相邻)。
本发明的优选实施方案的方法的优点包括通过引入共面应力图形，可使NFET、PFET以及NFET和PFET的器件性能同时获得改善；可以容易地结合到目前用于体硅、绝缘体上硅(″SOI″)和应变硅结构的制造工艺中；并且可将改善的器件结合到当前的工艺中，从而可以通过增加单个掩模步骤以低廉的成本获得显著的器件性能的改善。
可供选择的实施方案应当理解，虽然这里为了说明的目的介绍了本发明的特定的实施方案，但是可以在不偏离本发明的精神和范围的条件下进行各种修改。具体地说，可以使用其它隔离材料，例如，陶瓷和碳化硅，它们也可以施加固有的应力。在硅中对于应力的普通观点认为它是缺点。应力导致晶格结构的破裂或位错，从而会导致结点泄漏等。但在本发明中，我们故意建立应力图形。
作为另一个例子，可以很容易地调整氮化物膜，使其具有非常高的固有应力。例如，如Ito等人(IEDM，2000)所显示的，PECVD氮化物防蚀膜的应力可以在-1.4GPa和+0.3GPa之间调整(通过改变淀积条件，例如，SiH4/N2/He的流量，压力、HF功率和电极间隙)。当然，由于氮化物膜具有较高的介电常数，所以它们需要在器件之间具有较大的隔离距离的较深的STI。Hu(JAP，1991)提供了在一些膜中的固有应力的部分列表。可以采用高固有应力膜的组合作为STI的一部分。虽然这样增加了复杂性，但是却允许进行更好的应力调节。
固有的应力不是在该结构性系统中增加应力的唯一方法。通过选择具有适当的热膨胀系数失配的恰当的材料，可以调节张应力。由于在冷却时会产生应力(工作条件为25℃和85℃之间)，净的热失配应力总是表现为张力。张应力的大小由热膨胀系数决定。在NFET中，在两个方向中(双轴)的张力都很好，而对于PFET，只在横向中产生张力，我们可以利用这类具有不同特性的材料，同时也使用在纵向中具有高压缩性的材料。
非常规器件也可以按照本发明制造，例如，柱(pillar)FET和片(fin)FET。在柱FET中，器件的本体为形成在衬底上的圆柱形，在圆柱的顶部和底部扩散形成源极/漏极。栅极区一般相邻于或环绕在圆柱的中间部分。片FET包括薄的、拉长的、凸起的衬底区，源极和漏极在凸起区的端部扩散。栅极一般与凸起区的三面相邻，即，在源极/漏极之间扩散的凸起区的两个垂直侧面和顶面。普通的概念是插入隔离区以便至少在器件的沟道区或者至少在源极/漏极扩散区中产生应力图形。附带的权利要求书并不把各种几何形状的器件例如柱FET和片FET排除在外。除了在本说明书中作为较佳的通常已知的实施方案具体地描述的方法之外，提供均匀的TEOS填充的背景，然后选择性地用于HDP淀积的开口区也是一种可以提供器件几何形状的方法。
因此，本发明的保护范围仅由附带的权利要求书及其等价物限定。
权利要求
1.一种用于在衬底中形成的器件的隔离结构，该器件各自具有纵向和横向，该结构包括用于器件中的第一个器件的第一隔离区，在该第一隔离区中具有第一隔离材料，该材料沿纵向和横向对器件中的第一个器件施加第一种类型的机械应力。
2.根据权利要求1的隔离结构，还包括用于器件中的第二个器件的第二隔离区，在该第二隔离区中具有第一隔离材料，该材料沿横向对器件中的第二个器件施加该第一种类型的机械应力；以及用于器件中的第二个器件的第三隔离区，在该第三隔离区中具有第二隔离材料，该材料沿纵向对器件中的第二个器件施加第二种类型的机械应力。
3.根据权利要求2的隔离结构，其中，器件中的第一个器件为NFET，器件中的第二个器件为PFET。
4.根据权利要求3的隔离结构，其中，第一隔离材料为TEOS，第二隔离材料为HDP。
5.一种在衬底中制造器件的方法，该器件分别具有沿纵向延伸的侧面和沿横向延伸的端部，该方法包括在器件中的第一个器件的侧面形成第一隔离区；在器件中的第一个器件的端部形成第二隔离区；以及在第一隔离区中提供第一隔离材料，以便沿横向对器件中的第一个器件施加第一种类型的机械应力；以及在第二隔离区中提供第二隔离材料，以便沿纵向对器件中的第一个器件施加第二种类型的机械应力。
6.根据权利要求5的方法，该方法还包括在器件中的第二个器件的侧面和端部形成第三隔离区；以及在第三隔离区中提供第一隔离材料，以便沿纵向和横向对器件中的第二个器件施加第一种类型的机械应力。
7.根据权利要求6的方法，其中，器件中的第一个器件为PFET，器件中的第二个器件为NFET。
8.根据权利要求7的方法，其中，第一隔离材料为TEOS，第二隔离材料为HDP。
9.一种在衬底中制造器件的方法，该器件各自具有沿纵向延伸的侧面和沿横向延伸的端部，该方法包括在器件中的第一个器件的侧面和端部形成第一隔离区；在第一隔离区中提供第一隔离材料，以便沿横向对器件中的第一个器件施加第一种类型的机械应力；以及将器件中的第一个器件端部的第一隔离材料的至少一部分氧化，以便沿纵向对器件中的第一个器件施加第二种类型的机械应力。
10.根据权利要求9的方法，还包括在器件中的第二个器件的侧面和端部形成第二隔离区；以及在第二隔离区中提供第一隔离材料，以便沿纵向和横向对器件中的第二个器件施加第一种类型的机械应力。
11.根据权利要求10的方法，其中形成第一隔离区的步骤包括在器件中的第一和第二个器件上淀积氧化阻挡层；以及只从器件中的第一个器件的端部去掉氧化阻挡层。
12.根据权利要求10的方法，其中将第一隔离材料的至少一部分氧化的步骤包括同时将器件中的第一个器件的端部的至少一部分氧化。
13.根据权利要求10的方法，其中，器件中的第一个器件为PFET，器件中的第二个器件为NFET。
14.一种用于在衬底中形成的器件的隔离结构，该器件各自具有沿纵向延伸的侧面和沿横向延伸的端部，该结构包括与器件中的第一个器件的至少一侧和至少一端相邻的第一隔离区，该第一隔离区中具有第一隔离材料，该第一隔离材料与器件中的第一个器件的所述至少一侧相邻，用于沿横向对器件中的第一个器件施加第一种类型的机械应力；以及第一隔离材料的氧化部分与器件中的第一个器件的所述至少一端相邻，用于沿纵向对器件中的第一个器件施加第二种类型的机械应力。
15.根据权利要求14的隔离结构，还包括用于器件中的第二个器件的第二隔离区，该第二隔离区中具有第一隔离材料，该材料沿纵向和横向对器件中的第二个器件施加第一种类型的机械应力。
16.根据权利要求15的隔离结构，其中器件中的第一个器件为PFET，器件中的第二个器件为NFET。
全文摘要
一种在张力和/或压缩力作用下的衬底，该衬底可以改善在其中制造的器件的性能。可以通过选择适当的STI填充材料将张力和/或压缩力施加到衬底上。STI区形成在衬底层中，并对相邻的衬底区施加应力。在压缩力或张力作用下的衬底展现出与无应力衬底不同的电荷迁移率特性。通过可控制地改变在衬底上形成的NFET和PFET中的这些应力，可以实现IC性能的改善。
文档编号H01L21/762GK1507032SQ20031012133
公开日2004年6月23日 申请日期2003年12月11日 优先权日2002年12月12日
发明者D·奇丹巴尔拉奥, O·H·多库马茨, B·B·多里斯, J·A·曼德尔曼, D 奇丹巴尔拉奥, 多库马茨, 多里斯, 曼德尔曼 申请人:国际商业机器公司