专利名称：动态随机存取存储器制造方法及结构的利记博彩app
技术领域：
本发明涉及一种半导体制造方法，尤其涉及一种动态随机存取存储器的制造方法。
背景技术：
动态随机存取存储器(DRAM)是一种挥发性存储器，其是用来储存电脑中需频繁存取的资料。典型的DRAM单元(cell)是由MOS晶体管与电容器构成，其中晶体管的二源/漏极分别与电容器及位线电性连接。现行DRAM所用的电容器主要有两种类型，其一为位置高于晶体管的堆叠式电容器(stacked capacitor)，其二则为位置低于晶体管的沟渠式电容器(trenchcapacitor)。
在采用沟渠式电容器的DRAM中，为降低晶体管的亚阈值电流(sub-threshold current)以增加储存电极的资料保存能力，常常会提高起始电压调整离子注入(VTimplantation)和/或口袋离子注入(pocket implantation)的剂量，其中口袋离子注入是用以在与位线电性连接的源/漏极旁形成口袋掺杂区。然而，此种作法将增大PN接面的电场梯度，致使接面漏电流增加，所以总漏电量还是无法有效降低。
发明内容
本发明为解决现有技术存在的上述问题，提出一种DRAM制造方法，该方法是在通道区中邻接隔离区的部分形成型态与基底相同的掺杂区，以降低亚阈值电流。
本发明的动态随机存取存储器(DRAM)制造方法基本上包括下列步骤。首先在基底上形成沟渠，再在每一个沟渠中形成电容器；接着在基底上定义出有源区；再在基底上形成字线，然后于每一有源区中形成二源/漏极区，再在基底上形成位线。其中，在任一有源区的第一侧边形成第一沟渠，其中的电容器与此有源区耦接，且在相邻有源区的第二侧边形成第二沟渠，而此有源区与此第二沟渠为一字线所经过，且此有源区中被字线覆盖的区域作为一通道区。另外，一有源区中的二源/漏极区位于对应的字线的两侧，且分别与一电容器及一位线电性连接。本发明的特征是在形成沟渠之后及定义有源区之前，进行朝字线方向倾斜的离子注入步骤，以在基底中“即将形成该有源区的通道区”的区域边缘形成一掺杂区，其掺杂型态与基底相同。
本发明还提供了一种DRAM的存储器结构，该结构是由上述本发明的DRAM制造方法而得到的。此DRAM的存储器结构的特征在于其通道区的不与源/漏极区相邻的边缘部分有一掺杂区，此掺杂区的掺杂型态与基底相同，且其范围大致局限在通道区内。
由于本发明中一条字线通过相邻有源区的第二侧边的沟渠的上方，且上述掺杂区是藉由通过该沟渠的倾斜离子注入而形成在该有源区的边缘，所以此掺杂区可以自行对准的方式形成在通道区中邻接隔离区的部分。由于此掺杂区中的掺杂剂浓度较高，所以可抑制通道区的亚阈值电流；同时，如果此掺杂区较深，则更可发挥降低击穿漏电(punch-through leakage)的功效。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施方式并结合附图作详细说明图1至8示出了本发明优选实施方式的动态随机存取存储器(DRAM)的制造过程，其中图1(c)，2(c)，7(c)分别为上视图；图1(A)，2(A)，7(A)为沿对应附图中的剖面线A-A′剖切的剖面图；图1(B)，2(B)，7(B)为沿对应附图中的剖面线B-B′剖切的剖面图；图7至8示出了本发明优选实施方式的DRAM结构。
附图标号说明100 基底 102 垫氧化层104 硬掩膜层 110 沟渠112 外电极114 电容介电层116 内电极117 电容器
118、118a 介电层、领介电层120倾斜离子注入 122 掺杂区124、126 导体层 128 隔离区130有源区 132 栅介电层134字线 136 顶盖层138间隙壁 140 S/D离子注入142源/漏极区 144 绝缘层146位线接触窗 148 位线具体实施方式
请参照图1至8，它们示出了本发明优选实施方式的动态随机存取存储器制造方法，其中图1、2、7中图标中(C)的附图分别为上视图，图标(A)/(B)分别是相应的图(C)中沿对应剖面线A-A′/B-B′剖切的剖面图。
请参照图1(A)/(B)/(C)图，首先提供一基底100，其例如为一P型单晶硅基底，再在其上形成垫氧化层102与硬掩膜层104，此硬掩膜层104的材料例如为氮化硅。接着，依序定义硬掩膜层104、垫氧化层102与基底100，以在基底100中形成多个沟渠110。这些沟渠110的排列方式是依照8F2折叠位线DRAM布局(eight F-square folded bit line DRAM layout)的规则，如授权于IBM的美国专利5,874,758号所披露的那样。详细地说，每一个预定形成有源区130的区域皆为4对沟渠110所包围，且每一对沟渠110也为4个预定形成有源区130的区域所包围。另外，对每一个预定形成有源区130的区域而言，其在Y方向的两对沟渠位于稍后将形成的字线134的正下方。
请继续参照图1(A)/(B)，接着在沟渠110下段及底部的基底100的表层形成作为外电极112的掺杂区，再于沟渠110表面形成电容介电层114，然后以导体层116填满沟渠110的下段，再除去未被导体层116覆盖的电容介电层114。其中，外电极112中的掺杂剂例如为砷(As)，电容介电层114例如为氧化硅/氮化硅/氧化硅(ONO)复合层或氮化硅/氧化硅(NO)复合层，且导体层116作为电容器的内电极，其材料例如为N型多晶硅。以导体层116填满沟渠110下段的方法例如是先以导体材料完全填满沟渠110，再回蚀除去沟渠下段以上的导体材料。另外，标号128的虚线表示稍后将形成的隔离区128的轮廓。
请参照图2(A)/(B)/(C)，接着，在基底100上形成共形的介电层118，其方法例如是以O3及TEOS为反应气体的化学气相沉积法，以形成氧化硅层。此介电层118是稍后将形成的领介电层(collar dielectric layer)的前身。接着，进行朝Y轴倾斜的倾斜离子注入120，以经由沟渠110的上段空间，在即将形成有源区130的区域的边缘部分中正对沟渠110处形成掺杂区122，其掺杂型态与基底100相同，且掺杂剂浓度优选介于1016至5×1018之间。由于图2(A)中Y轴方向的两对沟渠110位于稍后将形成的两条字线134的下方，而为字线134所覆盖的部分的有源区130即为通道区，所以上述掺杂区122以自行对准的方式形成在基底100中即将形成通道区的区域的邻接隔离区128的边缘部分中。
请参照图3(A)/(B)，接着去除导体层116及硬掩膜层104上的介电层118，再于沟渠110中填入导体层124，暴露出部分介电层118，其材料例如为N型多晶硅。然后，去除高于导体层124的介电层118，即形成领介电层118a。
请参照图4(A)/(B)，接着在沟渠110中填入导体层126，其顶面在基底100的表面以下，且其材料例如为N型多晶硅。此导体层126用以使内电极116能与稍后将形成的通过晶体管的源/漏极电性连接。
另外，虽然所述的倾斜离子注入步骤是在介电层118形成之后进行，但亦可延至导体层126形成后再进行，如图5(A)/(B)中标号520的箭头所示。由于此时沟渠110几乎被填满，因而所形成的掺杂区522的深度小于所述的掺杂区122。
请参照图6(A)/(B)，接着在基底100中形成隔离区128，以定义出有源区130，其与沟渠110的相对位置已于前文中提及，故不再赘述。另外，由图6(A)可见，用以降低亚阈值电流的掺杂区122形成在有源区130中邻接隔离区128的部分。此隔离区128例如为浅沟渠隔离(STI)结构，且材料通常为氧化硅，而在制作隔离区128所需的各热步骤中，导体层126中的掺杂剂会扩散到基底100中，而形成埋置导电带(buried strap)129，如图6(B)所示。
请参照图7(A)/(B)/(C)，接着在基底100上形成栅介电层132，再形成上有顶盖层136的多条字线134，然后以顶盖层136与字线134为掩膜进行离子注入140，以形成源/漏极区142，其中位于同一有源区130上方的两条字线134之间的源/漏极区142为一共源/漏极区，而此有源区130边缘的两个源/漏极区142各自与一埋置导电带(buried strap)129连接，从而电性连接至对应的内电极116。接着，于顶盖层136与字线134的侧壁形成间隙壁138，其中顶盖层136与间隙壁138的材料例如为氮化硅，其用以保护字线134，以免字线134在后续的位线接触窗制造过程中被暴露出来。
请参照图8(A)/(B)，接着在基底100上方形成绝缘层144，以覆盖所述各结构，然后于绝缘层144中形成位线接触窗146，并于绝缘层144上形成与位线接触窗146连接的位线148。此处由于字线134上方及侧壁分别有顶盖层136与间隙壁138的保护，所以位线接触窗146可以自行对准的方式形成。
另外，图7至8亦示出了本发明优选实施方式的DRAM结构。如图7至8所示，此DRAM结构为常用的8F2折叠位线埋置导电带结构(8F2foldedbit line buried strap structure，简称BEST structure)，但其与现有的结构相比，多了掺杂区122，此掺杂区122的掺杂型态与基底100相同。详细地说，此DRAM结构包括基底100、有源区130、字线134、(共)源/漏极区142、接触窗146、位线148，以及掺杂区122。基底100上有多个沟渠110，其中形成有由外电极112、电容介电层114与内电极116所构成的电容器。每一个有源区130的四个侧边各一对沟渠110，其中左右两侧的两对沟渠110中各有一沟渠110中的电容器与此有源区130耦接，且前后的两对沟渠110中的电容器与其他有源区130耦接(请见图1)。另外，有源区130及其前后的两对沟渠110是为二相邻字线134所经过，这些字线134的走向皆为第一方向。有源区130中被二字线134所覆盖的区域作为二通道区，其中每一通道区的第一方面的两个边缘部分(即不与源/漏极区142相邻的边缘部分)各有一所述的掺杂区122。二字线134间的有源区130中有一共源/漏极区142，其与第二走向的位线148电性连接；二字线134外侧的有源区130中则有二源/漏极区142，它们各与一电容器电性连接。
如上所述，请参照图7(C)，由于本发明在通道区(即有源区130中被字线134覆盖的部分)邻接隔离区128的部分形成掺杂型态与基底100相同的掺杂区122，所以可抑制通道区的亚阈值电流；同时，如果此掺杂区较深，其更可发挥降低击穿漏电(punch-through leakage)的作用。举例来说，在介电层118形成后所形成的掺杂区122，其深度大于在导体层126形成后所形成的掺杂区522(图5(A))，所以掺杂区122降低击穿漏电的效果较佳。
除此之外，虽然所述的优选实施方式中倾斜离子注入步骤最好在领介电层前身的介电层18形成后进行(图2(A))，或在沟渠中最上层的导体层126填入之后进行(图5(B))，但亦可在沟渠110形成后至介电层118形成前的任一时间点进行，或在导体层124填入后到导体层126填入前进行，只要控制倾斜离子注入的能量及角度，使掺杂剂能到达将形成通道区的区域的边缘部分即可。
虽然本发明已以优选实施方式披露如上，然而其并非用以限定本发明，任何本领域技术人员在不超出本发明的构思和保护范围的前提下，可作出各种改型与润饰，因此本发明的保护范围应以所附的权利要求书所限定的保护范围为准。
权利要求
1.一种动态随机存取存储器制造方法，包括在一基底上形成多个沟渠；在每一沟渠中形成一电容器；在所述基底上定义出多个有源区；在所述基底上形成多条字线；在每一有源区中形成二源/漏极区；以及在所述基底上形成多条位线；其中，在任一有源区的一第一侧边形成一第一沟渠，其中的电容器与该有源区耦接，且在相邻有源区的一第二侧边形成一第二沟渠，而该有源区与所述第二沟渠为一字线所经过，且该有源区中被所述字线覆盖的区域作为一通道区；使一有源区中的二源/漏极区分别与一电容器及一位线电性连接；并且在形成所述沟渠之后及定义所述有源区之前，还包括进行朝字线方向倾斜的离子注入步骤，以在所述基底中“即将形成所述有源区的所述通道区”的区域边缘形成一掺杂区，该掺杂区的掺杂型态与所述基底相同。
2.一种动态随机存取存储器制造方法，包括在一基底上形成多个沟渠；在每一沟渠中形成一电容器；在所述基底上定义出多个有源区；在所述基底上形成走向为第一方向的多条字线；在每一有源区中形成二源/漏极区及一共源/漏极区；以及在所述基底上方形成走向为第二方向的多条位线；其中，在任一有源区的四个侧边各形成一对沟渠，其中所述第二方向上的两对沟渠中各有一沟渠中的电容器与该有源区耦接，且所述第一方向的两对沟渠中的电容器与其它有源区耦接，而该有源区及所述第一方向的两对沟渠为相邻二字线所经过，且该有源区中被所述二字线所覆盖的区域作为二通道区；使一有源区中的二源/漏极区各自与一电容器电性连接，且所述共源/漏极区与一位线电性连接；并且在形成所述沟渠之后及定义所述有源区之前，进行朝所述第一方向倾斜的离子注入步骤，以便在所述基底中“即将形成所述有源区的所述二通道区”的区域边缘形成共四个掺杂区，所述掺杂区的掺杂型态与所述基底相同。
3.如权利要求1或2所述的动态随机存取存储器的制造方法，其中，所述在每一沟渠中形成一电容器的步骤包括在该沟渠下段的基底中形成一外电极；在该沟渠的侧壁及底部形成一电容介电层；在该沟渠中填入一第一导体层；以及使所述第一导体层与对应的一源/漏极区电性连接。
4.如权利要求3所述的动态随机存取存储器的制造方法，其中，所述在每一沟渠中形成一电容器的步骤中，在该沟渠中填入一第一导体层之后还包括去除该沟渠下段以上的部分的所述第一导体层；在该沟渠下段以上的表面形成一领介电层；在所述第一导体层上形成一第二导体层，该第二导体层为所述领介电层所包围；以及使所述第二导体层与对应的所述源/漏极区电性连接。
5.如权利要求4所述的动态随机存取存储器的制造方法，其中，所述离子注入步骤在所述领介电层形成之后进行。
6.如权利要求5所述的动态随机存取存储器的制造方法，其中，所述离子注入步骤在所述领介电层形成之后、且在所述第二导体层形成之前进行。
7.如权利要求4所述的动态随机存取存储器的制造方法，其中，在所述第二导体层形成之后，还包括在所述第二导体层上形成直接与对应的有源区接触的、由掺杂的半导体材料构成的一第三导体层的步骤；以及使该第三导体层中的掺杂剂扩散进入所述有源区中形成与对应的一源/漏极区连接的一埋置导电带的步骤。
8.如权利要求7所述的动态随机存取存储器的制造方法，其中，所述离子注入步骤在所述第三导体层形成之后进行。
9.一种动态随机存取存储器结构，包括一基底，其上有一沟渠；一电容器，位于该沟渠中；一有源区，位于所述基底上；一字线，位于所述基底上，并经过所述有源区，而该有源区被该字线覆盖的部分作为一通道区；二源/漏极区，位于该字线两侧的所述有源区中，且分别与所述电容器和一位线电性连接；以及掺杂型态与所述基底相同的一掺杂区，其位于所述通道区的不与所述源/漏极区相邻的边缘部分中，且该掺杂区的范围大致局限在该通道区内。
10.一种动态随机存取存储器结构，包括一基底，其上有多个沟渠；多个电容器，位于所述沟渠中；多个有源区，位于所述基底上；位于所述基底上走向为第一方向的多条字线；多个源/漏极区与多个共源/漏极区，其中二源/漏极区与一共源/漏极区成一组位于一有源区中；位于所述基底上方走向为第二方向的多条位线；以及位于所述基底中掺杂型态与所述基底相同的多个掺杂区，其中，任一有源区的四个侧边各有一对沟渠，其中所述第二方向上的两对沟渠中各有一沟渠中的电容器与该有源区耦接，而所述第一方向上的两对沟渠中的电容器与其它有源区耦接；任一有源区及其第一方向上的两对沟渠为二相邻字线所经过，而该有源区中被所述二字线所覆盖的区域作为二通道区，其中每一通道区的所述第一方向上的两个边缘部分各有一所述的掺杂区；并且任一有源区中的所述二源/漏极区各与一电容器电性连接，且所述共源/漏极区与一位线电性连接。
11.如权利要求9或10所述的动态随机存取存储器的结构，其中，所述任一沟渠中的电容器包括位于该沟渠下段的所述基底中的一外电极；位于该沟渠的侧壁及底部的一电容介电层；以及位于该沟渠中的第一导体层，该第一导体层与对应的一源/漏极区电性连接。
12.如权利要求11所述的动态随机存取存储器的结构，其中，所述电容器还包括一位于所述第一导体层以上的所述沟渠的侧壁的领介电层；以及位于所述第一导体层上且为所述领介电层环绕的一第二导体层，所述第一导体层藉由所述第二导体层与所述对应的源/漏极区电性连接。
13.如权利要求12所述的动态随机存取存储器的结构，其中，所述电容器还包括一第三导体层与一埋置导电带，该第三导体层位于所述领介电层与所述第二导体层上，并藉由所述埋置导电带与所述对应的源/漏极区电性连接。
全文摘要
本发明公开了一种具有沟渠式电容器的动态随机存取存储器(DRAM)的制造方法及结构。此DRAM制造方法是在通道区的邻接隔离区的部分形成掺杂型态与基底相同的掺杂区，此掺杂区是由一倾斜离子注入步骤所形成，且此倾斜离子注入步骤是在电容器沟渠形成之后及有源区定义之前进行，所述掺杂区穿过与通道区相邻的电容器沟渠的上段，以自行对准的方式注入基底中。
文档编号H01L27/108GK1610098SQ20031010247
公开日2005年4月27日 申请日期2003年10月21日 优先权日2003年10月21日
发明者李岳川, 陈赐龙 申请人:茂德科技股份有限公司