专利名称：使用共模预充电的高速差动预驱动器的利记博彩app
技术领域：
本发明属于半导体设备领域。更具体地，本发明属于高速差动驱动器和预驱动器领域。
背景技术：
为了降低当今计算机系统的成本和提高其性能，高速串行差动接口逐渐替换高管脚数并行接口，以提供计算机系统组件之间的通信。这些接口上的比特速率正在增加，并且随着比特(bit)速率增加，抖动余量(jitter margin)也相应地降低了。
高速差动发送器通过在包括首比特和末比特的比特流中保持一致的交叉点(crossoverpoint)可以提高发送信号质量。如果交叉点的定位是一致的，则可以减少发送器的抖动。一般地，首比特从基态(ground state)进行驱动，而后面的比特在共模电压上交叉。由于不同的交叉点，这增加了首比特的宽度。末比特的宽度也增加了，因为差动信号中只有一个被驱动到基态。由于过程偏差(skew)变化以及工作电压和温度变化的存在，抖动余量被进一步降低。
用于提高首比特和末比特质量的现有技术包括使用预加强(pre-emphasis)以及有选择地提升首比特和/或末比特的边缘速率，以便缩短上升时间。然而，利用这些技术时，信号还是从基态进行驱动的，这固有地使首比特和末比特出现不对称，所述不对称没有出现在其他比特上。
根据下面给出的详细说明以及本发明实施方案的附图，将能更完整地理解本发明，然而，不应该把本发明限定为所述的具体实施方案，而只是用来解释和理解。
图1是一个计算机系统的方框图，所述计算机系统包括经由互连而耦合到输入/输出中心的存储器控制器中心。
图2是驱动器的示意图，所述驱动器耦合到使用共模预充电的预驱动器。
图3是图解图2的驱动器和预驱动器的操作的时序图。
具体实施例方式
一般地说，下面的实施方案在空闲状态(没有发送数据时)和活动状态(正在发送数据时)之间引入预充电状态。在预充电状态中，两个差动信号都被预充电到共模电压，所述共模电压也是交叉电压。类似地，当信号从活动转换成空闲时，在活动状态和空闲状态之间插入附加的预充电状态。因为对于包括首比特和末比特的每个比特，两个信号都从相同电压电平进行驱动，因此首比特和末比特的质量都被改善到类似于中间的比特。抖动余量也改善了，不需要进行边缘速率增强。
图1是计算机系统100的方框图，所述计算机系统100包括耦合到存储器控制器中心120的处理器110。存储器控制器中心120耦合到系统存储器130。存储器控制器中心120还经由互连125耦合到输入/输出中心140。输入/输出中心140提供到外围总线142和盘驱动器接口141的接口。输入/输出中心140包括预驱动器/驱动器电路200。预驱动器/驱动器电路200提供串行差动输出，所述串行差动输出经由外围总线142发送给很多种外围设备中的任意一种。
下面将详细论述预驱动器/驱动器电路200。尽管图1示出了一种具体计算机系统设计，但预驱动器/驱动器电路200可以用于很多种计算机系统配置。此外，预驱动器/驱动器电路200可以用于经由差动互连传输数字数据的任何电子设备。同样，尽管本文中所述的实施方案论述了与串行互连一起使用的预驱动器/驱动器电路，但其他实施方案可以使用并行互连。
图2是预驱动器/驱动器电路200的一个实施方案的示意图，包括预驱动器280和驱动器290。预驱动器280的输出驱动一个包括输出晶体管228和230的开关，所述晶体管228和230将电流导引到数据输出端215和217之一或两者。
图3是预驱动器280和驱动器290在改变状态时的时序图，其中从空闲状态310，到预充电状态320，再到活动状态330，然后从活动状态330到附加的预充电状态340，再到空闲状态350。通过结合图3来仔细察看图2可以最好地理解预驱动器280和驱动器290电路的操作。
在正常工作条件下，拉低信号201以使电流流经晶体管216。拉高信号203以便打开晶体管218并关闭晶体管206。
在空闲状态310中，拉高信号207而拉低信号209。这个组合打开晶体管208和224。晶体管212和220也被打开以便在信号211和213之间产生到晶体管218的漏泄路径。晶体管218是漏泄设备。信号211和213之间到晶体管218的漏泄路径将信号211和213拉低了一点，以缩短后续开关时间，但信号211和213上的电势没有低到足以在输出晶体管228和230内引起漏泄。
在预充电状态320中，拉高信号209，晶体管214和222打开，并且为信号211和213创建另一漏泄路径。因此，信号211和213的电势被拉低到足以打开驱动器电路290内的两个电流导引输出晶体管228和230。因为信号211和213两者处于相同电势，所以将等量电流跨越负载电阻器232和234导引到输出管脚215和217。这在两个差动信号上产生等电势。差动信号现在被预充电到共模或交叉电压。
在活动状态330中，拉低信号207，晶体管212和220关闭，但晶体管214和222还打开。分别通过NOR(或非)门202和NOR(或非)门204来反转数据输入信号205和219。NOR门202驱动晶体管208，而NOR门204驱动晶体管224。信号211和213将根据数据输入信号205和219的数据模式进行切换。输出信号215和217也根据数据输入信号205和219的数据模式进行切换。
在活动状态330期间驱动末比特之后，拉高信号207以便预驱动器280和驱动器290返回到预充电状态340。再次把两个差动输出信号驱动到共模电压，所述共模电压也是交叉点。当拉低信号209时，预驱动器280返回到空闲状态350。拉高信号211和213，并且输出驱动器290内的电流型输出晶体管228和230完全关闭。
在前述说明书中，已经参考本发明的具体示例性实施方案对其进行了描述。然而，显然可以对本发明进行各种修改和变化而不脱离附属权利要求书所提出的本发明更宽的本质和范围。因此把说明书和附图看作例示性的而不是限制性的。
在说明书中参考“实施方案”、“一个实施方案”、“一些实施方案”或“其他实施方案”指的是对有关实施方案描述的具体特征、结构或特性包括在本发明的至少一些实施方案中，但不必是其所有的实施方案。出现的各种“实施方案”、“一个实施方案”或“一些实施方案”不必都是涉及相同实施方案。
权利要求
1.一种方法，包括使差动驱动器电路进入空闲状态，所述差动驱动器电路包括第一输出晶体管和第二输出晶体管；使所述差动驱动器电路进入预充电状态；以及使所述差动驱动器电路进入活动状态。
2.如权利要求1所述的方法，其中使所述差动驱动器电路进入预充电状态的步骤包括使所述第一输出晶体管和第二输出晶体管两者传导电流。
3.如权利要求2所述的方法，还包括在所述活动状态之后使所述差动驱动器电路进入附加的预充电状态。
4.一种装置，包括第一输出晶体管，当将适当的电势施加到第一输出晶体管栅极时，所述第一输出晶体管将电流导引到第一输出管脚；第二输出晶体管，当将适当的电势施加到第二输出晶体管栅极时，所述第二输出晶体管将电流导引到第二输出管脚；以及预驱动器电路，所述预驱动器电路将大约相同的电势施加到所述第一输出晶体管栅极和所述第二输出晶体管栅极，以使所述第一输出晶体管和第二输出晶体管能分别将大约相同量的电流导引到所述第一输出管脚和第二输出管脚。
5.如权利要求4所述的装置，当将逻辑低电势施加到所述第一输出晶体管栅极时，所述第一输出晶体管将电流导引到所述第一输出管脚。
6.如权利要求5所述的装置，当将逻辑低电势施加到所述第一输出晶体管栅极时，所述第二输出晶体管将电流导引到所述第二输出管脚。
7.如权利要求6所述的装置，对所述第一输出晶体管栅极和第二输出晶体管栅极施加所述逻辑低电势这一操作的发生是响应于所述预驱动器电路进入预充电状态。
8.如权利要求7所述的装置，所述预充电状态在空闲状态之后。
9.如权利要求8所述的装置，所述预驱动器电路在所述空闲状态期间向所述第一输出晶体管栅极提供逻辑高电势。
10.如权利要求9所述的装置，所述预驱动器电路在所述空闲状态期间向所述第二输出晶体管栅极提供逻辑高电势。
11.如权利要求10所述的装置，所述预充电状态在活动状态之前。
12.如权利要求11所述的装置，所述预驱动器电路在所述活动状态期间一个时刻只向所述第一和第二输出晶体管栅极之一提供逻辑低电势。
13.如权利要求12所述的装置，附加的预充电状态紧跟在所述活动状态之后。
14.一种系统，包括包括输出电路的第一设备，所述输出电路包括第一输出晶体管，当将适当的电势施加到第一输出晶体管栅极时，所述第一输出晶体管将电流导引到第一输出管脚；第二输出晶体管，当将适当的电势施加到第二输出晶体管栅极时，所述第二输出晶体管将电流导引到第二输出管脚；以及预驱动器电路，所述预驱动器电路将大约相同的电势施加到所述第一输出晶体管栅极和所述第二输出晶体管栅极，以使所述第一输出晶体管和第二输出晶体管能分别将大约相同量的电流导引到所述第一输出管脚和第二输出管脚；以及经由互连耦合到所述第一设备的第二设备，使用差动信令来实现所述互连。
15.如权利要求14所述的系统，当将逻辑低电势施加到所述第一输出晶体管栅极时，所述第一输出晶体管将电流导引到所述第一输出管脚。
16.如权利要求15所述的系统，当将逻辑低电势施加到所述第一输出晶体管栅极时，所述第二输出晶体管将电流导引到所述第二输出管脚。
17.如权利要求16所述的系统，对所述第一输出晶体管栅极和第二输出晶体管栅极施加所述逻辑低电势这一操作的发生是响应于所述预驱动器电路进入预充电状态。
18.如权利要求17所述的系统，所述预充电状态在空闲状态之后。
19.如权利要求18所述的系统，所述预驱动器电路在所述空闲状态期间向所述第一输出晶体管栅极提供逻辑高电势。
20.如权利要求19所述的系统，所述预驱动器电路在所述空闲状态期间向所述第二输出晶体管栅极提供逻辑高电势。
21.如权利要求20所述的系统，所述预充电状态在活动状态之前。
22.如权利要求21所述的系统，所述预驱动器电路在所述活动状态期间一个时刻只向所述第一和第二输出晶体管栅极之一提供逻辑低电势。
23.如权利要求22所述的系统，附加的预充电状态紧跟在所述活动状态之后。
全文摘要
一般地说，实施方案在空闲状态(没有发送数据时)和活动状态(正在发送数据时)之间引入预充电状态。在预充电状态中，两个差动信号都被预充电到共模电压，所述共模电压也是交叉电压。类似地，当信号从活动转换成空闲时，在活动状态和空闲状态之间插入附加的预充电状态。因为对于包括首比特和末比特的每个比特，两个信号都从相同电压电平进行驱动，因此首比特和末比特的质量都被改善到类似于中间的比特。
文档编号H01L29/66GK1679010SQ03819943
公开日2005年10月5日 申请日期2003年5月29日 优先权日2002年6月28日
发明者罗纳德·斯沃茨, 何荣山 申请人:英特尔公司