专利名称：用于使用多重门极层制造逻辑元件的技术的利记博彩app
技术领域：
总体而言，本发明涉及集成电路芯片制造，更具体而言，涉及一种使用多重门极层技术制造逻辑元件的技术。
背景技术：
集成电路的制造通常涉及众多个步骤，包括一设计阶段、多个模拟阶段及一制造阶段。在设计阶段期间，通常借助集成电路设计软件将集成电路(IC)的各逻辑组件整合于一统一的设计布置图中。然后，在一模拟阶段期间，使用传统的诸如(例如)spice参数提取软件等电路模拟软件来测试集成电路设计。spice参数提取软件的实例包括BSIMPRO(由位于San Jose，CA的CelestryDesign Techologies有限公司许可)及Aurora(由位于Mountain View，CA的Synopsys有限公司许可)。在集成电路制造阶段期间，可通过在硅圆片上形成若干层并去除多个分层区域在该硅圆片上形成众多种IC结构。
通常，人们希望降低与集成电路(IC)芯片制造相关的成本及费用。降低IC芯片制造成本的传统技术涉及减少在IC芯片制造工艺期间所实施的沉积及蚀刻步骤数量。为此，仅用单层所沉积多晶硅来制造集成电路是本行业中的传统作法。此一技术使制造工艺相对不复杂且廉价。实际上，在逻辑元件(其形成集成电路的一部分)的制造中使用单个多晶硅层已广为接受，以致目前最常用的市售电路模拟软件主要设计用于与使用单个多晶硅层的标准设计及制造技术兼容。
图式中图1A-C即显示传统集成电路设计的一部分的实例。其中图1A显示一电路100的示意图，电路100包括两个串联连接的晶体管(在本文中称为“串联晶体管电路”)。当作为采用传统IC制造技术的集成电路的一部分纳入时，图1A的串联晶体管电路100可如图1B所示来制造。如图1B所示，电路部分150包括两个串联连接的晶体管，该些晶体管是使用单个多晶硅层制成。更具体而言，如图1B所示，电路部分150包括两个均用单个多晶硅层制成的门极部分102a、102b。此外，电路部分150亦包括两个均用单个多晶硅层制成的氧化层部分104a、104b。电路部分150进一步包括一衬底110(例如，硅衬底)，衬底110包括三个形成于一掺杂阱区域108中的掺杂区域105a、105b、105c。在图1B所示实例中，电路部分150已构造为两个串联连接的NMOS晶体管，该些NMOS晶体管包括P-阱区域108及N+掺杂区域105a-c。此一电路可用于(例如)形成各种传统逻辑元件，例如NOR门、NAND门等。
图1C显示图1A所示串联晶体管电路的一传统IC设计布置图170的一实例。如图1C所示，制造串联晶体管电路100的传统技术是使用单个多晶硅层技术来实施，其中门极102a及102b形成于晶体管电路的有源区115上。每一门极102a、102b皆由同一多晶硅层形成。在采用传统的术语时，每一门极102a、102b皆可阐述为由“poly1(多晶硅1)”材料构成，这是因为该些门极中每一门极皆由相同的第一层沉积多晶硅(即，poly-1)形成。根据传统的设计规则，为确保所制成的电路正常工作，门极102a及102b中每一门极皆需要分开一最小距离117。
尽管使用单个多晶硅层符合标准的IC布局及制造技术，但此等标准技术需要特殊设计及布局要求，此可能会导致不能充分利用硅圆片或衬底衬底上的空间。因此，应了解，业界需要不断地改进集成电路芯片制造技术，以适应并利用正在出现的新技术。
发明内容
根据本发明的不同实施例，阐述用于在一衬底上制成的集成电路上形成一逻辑元件的各种方法、装置及系统。一由一第一多晶硅层构成的第一门极结构形成于该衬底上。然后，一由一第二多晶硅层构成的第二门极结构以一方式形成于衬底上，该方式使第二门极结构的一部分形成于第一门极结构的一部分上，藉此形成一重叠门极区域。根据具体实施例，该逻辑元件可对应于各种逻辑元件或器件，例如，NAND门、AND门、NOR门、OR门、XOR门、SRAM单元、锁存器等。
根据具体实施例，本发明的逻辑元件包括一电路部分，该电路部分设计为与两个串联连接晶体管或，另一选择为，两个并联连接晶体管表现出大体相同的性能特征。在该些实施例中，该第一门极结构与第二门极结构可相当于该电路部分的晶体管门极。此外，该逻辑元件亦可包括形成于衬底中的源极及漏极掺杂区、及一形成于衬底中源极与漏极区之间的有源区，其中该有源区设计用于使源极与漏极区之间有电流流过。
应了解，本发明的使用多层多晶硅形成逻辑元件的晶体管门极的各种技术会在精调晶体管参数方面提供额外自由度，这些参数例如为氧化物厚度、阈电压、最大容许门极电压等。
根据下文对本发明较佳实施例的说明，将易知本发明各个方面的其他目标、特征及优点，下文说明应结合附图进行阅读。
图1A-C显示对应于一串联晶体管电路的传统集成电路设计及制造技术的实例。
图2A显示一根据本发明一具体实施例制成的逻辑元件的一部分。
图2B-2J显示一种根据本发明一具体实施例制造一逻辑元件的技术。
图2K显示一根据本发明一具体实施例制成的逻辑元件的一部分的替代实施例。
图3A-D显示一可根据本发明技术制成的串联晶体管电路的不同实施例。
图4显示一种用于制造一SRAM存储单元的传统设计布局的俯视图。
图5显示一可使用本发明技术制成的SRAM存储单元设计布局的实例。
图6A-C显示对应于一并联晶体管电路的传统集成电路设计及制造技术的实例。
图7A-D显示一可根据本发明技术制成的并联晶体管电路的不同实施例。
具体实施例方式
本发明阐述各种在设计及制造用于半导体器件的各种逻辑元件(例如，NAND门、AND门、NOR门、OR门、XOR门、SRAM单元、锁存器等)中使用多重多晶硅层的技术。根据本发明的特定实施方案，可通过使用多个多晶硅层制造各种晶体管门极来减小逻辑门单元尺寸及存储器阵列单元尺寸。通过此种方式，可通过降低对应于最小poly-1至poly-1间距的标准设计规则来实现集成电路芯片面积的减小。因此，举例而言，本发明技术可实现彼此不短路的重叠多晶硅片的布局及/或设计，这是因为可使用一多层多晶硅制造技术来形成不同的多晶硅片。根据一具体实施例，此等重叠片可由至少两个不同的多晶硅层构成，该些多晶硅层由至少一个绝缘层(例如，一氧化层)在竖向上隔开。通过此种方式，即可防止各重叠的多晶硅片的电短路。而且，本发明的使用多层多晶硅形成逻辑元件的晶体管门极的技术会在精调晶体管参数方面提供额外的自由度，这些参数例如为氧化物厚度、阈电压、最大容许门极电压等。
如上所述，传统知识告知人们降低或将与制造集成电路相关的成本最小化的可取之处。通常，一种降低或使此种成本最小化的技术是将用于形成集成电路逻辑元件的多晶硅层的数量最小化。最近，用于制造某些类型存储器(例如，快闪存储器)的制造技术使用了一种双层多晶硅层工艺，其中将不同的多晶硅层在不同时间沉积于硅圆片上以形成快闪存储单元的控制门及浮动门。在其中一集成电路芯片设计拟包括快闪存储器及传统逻辑元件两者的特定应用中，为(例如)形成快闪存储单元，集成电路芯片的制造可能涉及一双层多晶硅层工艺。然而，在此种集成电路制造期间，仍保留着使用一单个多晶硅层制造集成电路逻辑元件的传统作法。人们希望使用单个多晶硅层设计及制造集成电路逻辑元件(甚至在集成电路包含快闪存储器的情况下)的一个原因是因为单个多晶硅层电路的设计更简单，因此通常更易于制造，且更少出现制造误差。此外，如上所述，目前市售的最常用的电路模拟软件设计为仅兼容使用单个多晶硅层的标准布局及制造技术。此等电路模拟软件通常不兼容多个多晶硅层式设计。
然而，与传统知识及作法相反，本发明告知人们尤其在将在同一集成电路芯片上制成存储元件(例如，快闪存储器、DRAM)及逻辑元件的应用中，使用多重多晶硅层制造逻辑元件的可取之处。在该些应用中，人们能通过设计出亦使用多重多晶硅层的逻辑元件来利用多重多晶硅层工艺(例如，用于制造存储元件)。
图2A显示根据本发明一具体实施例制成的逻辑元件的一部分200。更具体而言，图2A所示电路部分200是如何根据本发明一具体实施例制造串联晶体管电路(例如图1A所示电路)的实例。根据具体实施例，电路部分200可用于制造各种逻辑元件，例如，NAND门、AND门、NOR门、OR门、XOR门、SRAM单元、锁存器等。
图式中的图2B-2I显示一用于制造电路部分200的具体实施例。图2B-2I阐述一种根据本发明一具体实施例制造一逻辑元件的技术。在图2B-2I所示的实例中，假设一硅圆片正用于制造一集成电路芯片。在IC芯片制造工艺的准备中，硅圆片的某些部分可用p-型材料掺杂，由此形成一P-阱208。
如图2B所示，一第一氧化层204a’形成于硅圆片210的表面上。在形成该第一氧化层204a’后，可在该第一氧化层上沉积一第一多晶硅(poly-1)层202a’。然后，可去除或蚀刻poly-1层202a’的若干区域，藉此形成第一多晶硅层部分202a，如图2C所示。在形成第一多晶硅层部分202a后，即可去除第一氧化层204a’的若干区域，以藉此形成一第一氧化层204a，如图2D所示。根据一具体实施例，多晶硅层及氧化层的形成及/或去除可使用所属技术领域的技术人员所熟知的传统IC芯片制造技术来实现。
如图2E及2F所示，然后可在该硅圆片的包括部分202a及204a在内的若干部分上形成及/或沉积一第二氧化层204b’及一第二多晶硅(poly-2)层202b’。如图2G所示，可去除poly-2层的若干区域，以形成第二多晶硅层部分202b。之后，可去除该第二氧化层的所选区域，以形成第一氧化层部分204b，如图2H所示。如图2I所示，然后可采用(例如)传统的离子植入技术形成掺杂区域205a及205b。根据具体实施例，该些掺杂区域205a及205b可用诸如砷等n-型材料掺杂。或者，区域208可用一n-型材料掺杂，以形成一N-阱，而区域205a及205b可用p-型材料掺杂。
当构建为两个串联连接的NMOS晶体管时，电路部分200将相当于图2J的电路部分275，其可由图1A所示示意图100示意性地表示。如图2J所示，串联晶体管电路275的两个门极(例如门极B202b及门极A202a)用于控制自源极205a至漏极205b的电流流动。
对图1B所示电路部分150(其代表一采用传统技术制成的串联晶体管电路)与图2J所示电路部分275进行比较，可发现若干区别。举例而言，与图1B相比，图2J中门极A与门极B的间隔距离小得多。更具体而言，如图2J所示，门极202b与门极202a的间隔距离约等于第二氧化层部分204b的厚度。此外，如图2J所示，poly-2层部分204b以连续方式既位于poly-1层部分202a与第一氧化层部分204a之上又与二者邻接。poly-2层部分202b亦与poly-1层部分202a的一区域重叠。根据不同实施例，重叠数量可在0％重叠(例如，与门极区域端接)至约100％重叠(例如，完全与门极区域重叠)的范围内变化。
此外，如图2J所示，与图1B相比，已自硅衬底去除一个整个掺杂区域。举例而言，如图2J所示，电路部分275包括两个N+掺杂区域205a、205b。相反，图1B所示电路部分150包括3个N+掺杂区域，即105a、105b及105c。对图1B与2J进行比较，即会发现图1B所示门极A与门极B之间存在的掺杂区域105b已在图2J所示结构中去除。此会减小该圆片上逻辑元件的面积，由此使电路小片的尺寸及相关的制造成本降低。
应了解，本发明的替代实施例可包括不同于在图2J电路部分275中所示的特征。举例而言，图2K显示一根据本发明一具体实施例制成的电路部分280的替代实施例。如图2K中实施例所示，电路部分280包括两个形成于衬底210上的重叠多晶硅层282a、282b。在此具体实施例中，衬底210由N-型材料构成，且(p+)掺杂区域285a、285b由P-型材料形成。电路部分275与280之间的一显著区别是电路部分275的P-阱区域208(图2J)是用作电路部分275的晶体管的一局部衬底，而电路部分280不包括一不同于衬底210的单独阱区域。而是，在电路部分208(图2H)中，由衬底210用作电路部分280的晶体管的局部衬底。
图3A-D绘示一可根据本发明技术制成的串联晶体管电路的不同实施例。图3A显示图2A中电路部分200的立体图。图3B显示一替代实施例的电路部分350的立体图，电路部分350可用于构建图1A所示的串联晶体管电路100。
参照图3A，应注意，电路部分300的设计在若干方面不同于传统的电路设计。举例而言，如上所述，使用不同的多晶硅层形成晶体管门极202a、202b。此外，门极结构的位置及构造不同于传统电路设计(例如图1B所示传统电路设计)。举例而言，如图3A所示，门极202b以一方式与门极202a的一部分重叠，该方式使门极202a的一部分夹于门极202b与衬底208的有源区之间。此外，不同于图1B所示传统门极构造(其通常为平整构造)，门极202b的构造并不平整，而是为一包含在水平及竖直两个方向上延伸的部分的阶梯式构造。因此，门极202b的顶部及底部表面均不大体平整。
亦应注意，电路部分300的设计在若干方面不同于传统的非易失性存储器结构。举例而言，在传统的非易失性存储单元结构中，可使用两层多晶硅来形成一传统的包括一控制门及一浮动门的分裂门单元。通常，将浮动门设计为电绝缘区域，其用作一存储节点来为一单个非易失性存储单元存储电荷。为正确地存储电荷，将浮动门与存储单元中所有其他结构电绝缘甚为重要。相反，图3A所示门极结构202a、202b均未以类似于非易失性存储器的浮动门结构的方式构造成经电绝缘的区域。而是，门极结构202a、202b皆可经一或多个接点区域电耦合至集成电路的其他部分，以将所需门极电压施加于晶体管电路300。举例而言，此显示于图3C所示实施例中。
图3C显示一使用本发明技术的一具体实施例设计而成的电路布局360的俯视图。更具体而言，图3C所示实施例表示一用于串联晶体管电路(例如图3A中所示电路)设计布局的特定实施方案。图1A中绘示一串联晶体管电路的传统示意图。然而，图3D显示一可用于示意性表示图3C所示电路360的示意图370的实例。
如图3C所示，串联晶体管电路360包括两个在有源区365上具有重叠部分的门极382a、382b。根据一具体实施例，电路360可采用本发明的多重多晶硅层技术制造，其中一第一门极(例如382a)由poly-1层形成，且一第二门极(例如382b)由poly-2层形成。两个门极的一部分相重叠，如区域367所示。根据一具体实施例，门极重叠区域367的宽度W1至少等于或大于有源区365的宽度W2。如图3C所示，每一门极382a、382b均包括一相应的接点区域362a、362b，以为每一门极提供电接点。根据一具体实施例，poly-1层及poly-2层可由多晶硅或其他为所属技术领域的技术人员所熟知的合适的导电材料构成。
此外，如图3C所示，有源区365可包括一源极接点区域364及一漏极接点区域366。在图3C所示实例中，门极接点区域362a、362b置于有源区365的对置侧上，以确保满足与各接点之间的最小间距相关的设计约束条件。然而，应了解，有许多种不同的方法可用于构建图3C所示电路360。举例而言，在一替代构建方案中(未图示)，每一门极382a、382b上的接点可位于有源区365的同一侧。然而，应了解，这些不同的构建方案均有一个共同点门极382a、382b的某些部分将在有源区365上彼此重叠或端接。应了解，图3A中电路部分300显示一种可用于制造集成电路芯片逻辑元件的多层多晶硅重叠的门极结构类型。与电路部分300的结构相关的一个问题是门极202b的可变门极长度可能会相对于门极202a失配。用于解决由于门极长度可变而使门极失配问题的一实施例显示于图式的图3B中。
图3B显示一根据本发明一具体实施例构建而成的一替代实施例逻辑元件电路部分350的立体图。如图3B所示，电路部分350包括一第一氧化层304a、一poly-1门极302a、一第二氧化层304b及一poly-2门极302b。如图3B所示，poly-2门极302b与poly-1门极302a的两侧皆相邻。此外，poly-2门极302b在衬底有源区308上方与poly-1门极302a重叠。因此，如图3B所示，门极302a的至少一部分夹于门极302b与硅衬底的有源区308之间。此外，如图3B所示，门极302a与门极302b相隔一约等于第二氧化层304b厚度的间距。
图3B所示门极结构构造的一个优点是可减轻或消除上文参照图3A所述的可变门极长度问题。举例而言，根据一具体实施方案，由于(例如)门极302b的长度是由能够正确对准的掩模边缘确定，故门极302b的总宽度W可保持恒定。因此，图3B的门极构造可用于缓和poly-1门极302a与poly-2门极302b之间失配的问题。
应注意，电路部分300与350仅旨在阐释每一电路的有源区(例如，208、308)上的结构，而未必反映每一电路的所有特征。因此，应了解，电路部分300与350可包括图3A及3B中未显示的其他特征。举例而言，一此种特征涉及用于接触门极结构202a、202b、302a、302b的接点。另一特征涉及门极结构202a、202b、302a、302b的构造。举例而言，在一构建方案中，每一门极结构均可构建为一可在X-Z平面中沿任一方向延伸的多晶硅线。另一特征涉及添加其他可用于构建所需逻辑元件的晶体管。
应了解，本发明的使用多层多晶硅形成逻辑元件的技术会在精调各种晶体管参数方面提供额外的自由度，这些参数例如为氧化物厚度、阈电压、最大容许门极电压等。举例而言，根据不同实施例，为精调各种晶体管参数，poly-1及poly-2门极氧化物可分别制成为不同的厚度。根据一特定构建方案，两个相同尺寸(例如，宽度及长度)的逻辑晶体管可因具有2个不同的阈电压而受益，因为其各自的门极氧化物可由2个不同的氧化层构成。此外，应了解，在传统的MOS晶体管中，漏极及源极结皆在门极区域下方横向扩散，由此会减小有效门极长度并加剧短沟道效应。然而，使用本发明的串联晶体管电路构造，即可(例如)在每一对串联连接的晶体管中消除一个结(及其对应的横向扩散)，由此改善该(些)串联晶体管电路的短沟道效应。
在传统逻辑元件设计中所使用的另一共用电路显示于图6A中。图6A显示一包括2个并联连接的晶体管的电路部分600(在本文中称为并联晶体管电路600)。一种用于制造并联晶体管电路600的传统设计布局显示于图6C中。如图6C所示，传统并联晶体管电路布局670包括在硅衬底的有源区681上形成2个poly-1门极652a、652b。门极652a、652b是使用单个多晶硅层形成。根据传统的设计规则，该些门极需要彼此分开一最小间距679。在图6C所示的实施例中，并联晶体管电路的源极区672a、672b经由一电连接线677电性耦合在一起。
图6B绘示一使用传统的IC制造技术制成的并联晶体管电路部分650的剖面图。图6B所示电路部分650是使用单个多晶硅层、采用类似于上述制造图1B中串联晶体管电路部分150的技术制成。如图6B所示，电路部分650包括第一氧化层部分604a、604b(其二者皆由相同的第一氧化层形成)、poly-1门极部分602a、602b(其皆由一单个多晶硅层形成)及3个不同的掺杂区域605a、605b、605c。
图7A显示根据本发明一具体实施例制成的并联晶体管电路部分700的立体图。如图7A所示，电路部分700包括一第一氧化层部分704a、一poly-1门极702a、一第二氧化层部分704b、一poly-1门极702b及2个掺杂区域705a、705b，这2个掺杂区域705a、705b可用作并联晶体管电路的源极及漏极区。根据一特定构建方案，用于制造图7A所示并联晶体管电路部分700的技术类似于上文参照图式中图2B-2I所述的技术。因此，举例而言，poly-1门极702a可由一第一多晶硅层形成，且poly-2门极702b可由一不同于第一多晶硅层的第二多晶硅层形成。此外，氧化层部分704a可由一第一氧化层形成，氧化层部分704b则可由一不同于第一氧化层的第二氧化层形成。
图7C显示一可用于制造诸如图7A所示并联晶体管电路的设计布局760的俯视图。图7D显示一示意图770，其用于示意性地表示图7C所示的并联晶体管电路设计760。如图7C所示，并联晶体管电路设计760包括一poly-1门极782a及一poly-2门极782b。每一门极782a、782b皆至少部分的位于源极与漏极之间的有源区765上。每一门极均包括相应的接点区762a、762b。两个门极的一部分如图所示在区域767处重叠。根据一具体实施例，门极重叠区域767的宽度W2小于有源区760的宽度W1。
图7C所示并联晶体管电路设计与图6C所示传统并联电路设计之间的一个区别在于，图6C所示电路包括两个经由一电连接线677电性耦合在一起的源极区672a、672b。相反，如图7C所示，并联晶体管电路760则包括一单一源极区764及一单一漏极区766。
图7B显示一根据本发明技术制成的并联晶体管电路部分750的替代实施例的立体图。如图7B所示，电路部分750包括一第一氧化层部分754a、一poly-1门极752a、一第二氧化层部分754b、一poly-2门极752b及2个掺杂区域755a、755b，这2个掺杂区域755a、755b可用作并联晶体管电路的源极及漏极区。根据一具体实施方案，用于制造图7B所示并联晶体管电路部分750的技术类似于上文参照图式中图2B-2I所述的技术。因此，举例而言，poly-1门极752a可由一第一多晶硅层形成，poly-2门极752b则可由一不同于第一多晶硅层的第二多晶硅层形成。此外，氧化层部分754a可由一第一氧化层形成，而氧化层部分754b可由一不同于第一氧化层的第二氧化层形成。
应注意，图3C所示串联晶体管设计与图7C所示并联晶体管设计之间的其中一个结构性区别是如图3C所示，每一门极382a、382b均能够切断自源极364流至漏极366的电流。然而，如图7C所示，门极782a、782b却均不能完全控制自源极764流至漏极766的电流。而是，每一门极仅控制流过有源区的电流的一部分。然而，根据图7C中所示实施例，举例而言，较佳向两个门极782a、782b施加适当的控制电压来阻止电流自源极流至漏极。
应了解，图3A-3D及7A-7D中所示的各电路可用于制造各种构成集成电路芯片一部分的不同的逻辑元件。该些逻辑元件包括NAND门、AND门、NOR门、OR门、XOR门、锁存器等。此外，该些逻辑元件可包括静态存储单元，例如SRAM。图4显示一用于制造SRAM存储单元400的传统设计布局的俯视图。通常，SRAM存储单元是采用仅包含一单个多晶硅层的标准设计来制造。此一设计使制造工艺相对较不复杂且更为廉价。因此，如图4所示，传统SRAM单元设计包括三个poly-1部分402、404a、404b，其中每一部分均由同一多晶硅层形成。
传统设计约束条件要求各poly-1部分(例如，402、404a、404b)彼此隔开一最小间距(例如，间距A)以(例如)防止短路。此外，如图4所示，传统SRAM单元设计包括一P+掺杂区406及N+掺杂区408。SRAM单元400的一部分形成于一P-阱420上。在此图中，未图示区域406、408及404之间的各金属互连线。
与传统SRAM单元制造技术相关的各种设计约束条件要求将SRAM单元的各种结构设计为距SRAM单元内其他结构至少一最小规定间距量(或与SRAM内其他结构重叠)。为此，传统SRAM单元的尺寸不能减至小于最小指定尺寸。举例而言，若最小形体尺寸为100nm，则SRAM单元尺寸通常具有至少1m2的面积。然而，使用本发明的制造技术，即可通过使用多重多晶硅层制造各晶体管来减小存储器阵列单元尺寸。以此方式，即可通过降低对应于最小poly-1至poly-1间距的IC设计规则来实现存储器阵列单元尺寸面积的减小。
图5显示一可利用本发明技术制成的SRAM存储单元设计布局的实例。如图5所示，SRAM单元500包括至少一个poly-1层502及多重poly-2层504a、504b，其中poly-2层504a、504b是由一不同于poly-1层502的多晶硅层形成。每一多晶硅层502、504a、504b皆包括一相应的门极区530及一相应的互连区532。根据一具体实施例，互连区可相当于形成于SRAM单元500的无源(或场)区上的多晶硅层的某些部分。在图5所示实施例中，SRAM单元500的一部分是形成于P-阱520上。此外，在此图中，未图示区域506、508及504之间的各金属互连线。
根据一具体实施例，可采用一与参照图式中图2B-2I所述晶体管制造技术相似的方法制作图5所示SRAM单元500中所包含的各种晶体管。在许多可能的实施例之一中，可制造一多重多晶硅层SRAM单元，其中传送门极晶体管包括由poly-1层形成的门极，且上拉及/或下拉晶体管包括由poly-2层形成的门极。
如图5所示，SRAM单元500的尺寸可(例如)通过使poly-1层502的某些部分与poly-2层504a、504b的某些部分重叠(如515处所示)而得以减小。此一设计技术亦有助于减小poly-1层502与N+区域508之间的间距(如B’处所示)。此外，如图5中实施例所示，515处多晶硅区域的重叠出现在多晶硅层的互连区域532处(例如，SRAM单元500的无源区上)。
尽管在图5中未显示，但SRAM单元设计500亦可包括至少两个不同的氧化层，以助于各多晶硅层彼此绝缘及与周围结构绝缘。举例而言，第一氧化层可位于poly-1部分502之下，且第二氧化层可位于poly-2层504a、504b之下，由此使poly-2层与poly-1层电绝缘。
如同在图3A-D及7A-D所示电路中一样，在图5所示SRAM单元设计中使用多重多晶硅层会在精调晶体管参数方面提供额外自由度，这些参数例如为氧化层厚度、阈电压、最大容许门极电压等等。
尽管本文参照附图详细阐述了本发明的若干较佳实施例，但应了解，本发明并非仅限于该些确切的实施例，且所属技术领域的技术人员可对其进行各种改变及修改，此并不背离在随附权利要求书中所界定的本发明精神范畴。举例而言，根据某些具体实施例，用于形成本发明逻辑元件的晶体管门极材料可由导电材料(例如，钛)、半导体材料(例如，多晶硅)或两种材料的组合(例如，硅化钛)构成。此外，本申请案各实施例中所述的绝缘层(例如，氧化层)可由二氧化硅及/或其他类型的绝缘或介电材料构成。
权利要求
1.一种形成一集成电路的逻辑元件区域的方法，所述集成电路制成于一衬底上，所述方法包括在所述衬底上形成一第一门极结构，所述第一门极结构由一第一晶体管门极材料层构成；在所述衬底上形成一第二门极结构，所述第二门极结构由一第二晶体管门极材料层构成；其中所述第一晶体管门极材料层不同于所述第二晶体管门极材料层；及其中所述第二门极结构的一第二部分形成于所述第一门极结构的一第一部分上，由此形成一第一重叠门极区。
2.如权利要求1所述的方法，其进一步包括在所述衬底上形成所述第一晶体管门极材料层；及然后在所述衬底上形成所述第二晶体管门极材料层。
3.如权利要求1所述的方法，其中所形成的所述第一门极结构具有一第一厚度，及其中所述第二门极结构形成为具有一第二厚度。
4.如权利要求1至3中任一项所述的方法，其进一步包括在所述衬底上形成一第一介电层；然后在所述衬底上形成所述第一晶体管门极材料层；然后在所述衬底上形成一第二介电层；及然后在所述衬底上形成所述第二晶体管门极材料层。
5.如权利要求1至4中任一项所述的方法，其中所述第一门极材料层与所述第二门极材料层皆包括多晶硅材料。
6.如权利要求4所述的方法，其中所述第一及第二门极介电层皆包括二氧化硅。
7.如权利要求4所述的方法，其中所述第一介电层形成为具有一第一厚度，及其中所述第二介电层形成为具有一第二厚度。
8.如权利要求1至3中任一项所述的方法，其进一步包括在所述第一门极结构与所述第二门极结构之间形成一介电层，所述介电层具有一第一厚度；其中所述第二门极结构的第二部分与所述第一门极结构的第一部分之间的一间距大体上等于所述介电层的第一厚度。
9.如权利要求1至8中任一项所述的方法，其中所述逻辑元件包括一电路部分，所述电路部分设计用于表现出与两个串联连接晶体管的性能特征大体相同的性能特征；其中所述第一门极结构及第二门极结构对应于所述电路部分的晶体管门极；其中所述方法进一步包括在所述衬底中形成一用作所述电路部分的一源极区的第一掺杂区域；在所述衬底中形成一用作所述电路部分的一漏极区的第二掺杂区域；及在所述衬底中所述源极与漏极区之间形成一有源区，所述有源区设计用于使电流流过所述源极与漏极区之间。
10.如权利要求9所述的方法，其中所述第一门极结构的第一部分夹于所述第二门极区的第二部分与所述电路部分的一有源区之间。
11.如权利要求1至8所述的方法，其中所述逻辑元件包括一电路部分，所述电路部分设计用于表现出与两个并联连接晶体管的性能特征大体相同的性能特征；其中所述第一门极结构与第二门极结构对应于所述电路部分的晶体管门极；其中所述方法进一步包括在所述衬底中形成一用作所述电路部分的一源极区的第一掺杂区；在所述衬底中形成一用作所述电路部分的一漏极区的第二掺杂区域；及在所述衬底中所述源极与漏极区之间形成一有源区，所述有源区设计用于使电流流过所述源极与漏极区之间。
12.如权利要求9或11所述的方法，其中所述电路部分没有与所述第一掺杂区掺杂特征具有大体相同的掺杂特征的第三掺杂区。
13.如权利要求9或11所述的方法，其中所述电路部分没有一浮动门结构。
14.如权利要求9至13中任一项所述的方法，其中所述第一重叠门极区域的一基本部分出现在所述有源区上；且其中所述重叠门极部分的一宽度至多等于或小于所述有源区的一宽度。
15.如权利要求14所述的方法，其中所述第一门极结构的第一部分形成于所述有源区上；且其中所述第二门极结构的至少一部分形成于所述第一门极结构第一部分的仅一部分上。
16.如权利要求11至13中任一项所述的方法，其中所述第一重叠门极区域的一基本部分出现在所述有源区上；其中所述门极结构的第一部分形成于所述有源区上；且其中所述第二门极结构的至少一部分形成于所述第一门极结构的整个所述第一部分上。
17.如权利要求11至13所述的方法，其中所述电路部分包括一单一源极区。
18.如权利要求1至17中任一项所述的方法，其中所述逻辑元件对应于一选自一由以下组成之群的元件NAND门、AND门、NOR门、OR门、XOR门、ASICS、SRAM单元及锁存器。
19.如权利要求1至18中任一项所述的方法，其中所述逻辑元件没有一浮动门。
20.一种形成于一集成电路上的逻辑元件，所述集成电路制成于一衬底上，所述逻辑元件包括一形成于所述衬底上的第一门极结构，所述第一门极结构由一第一晶体管门极材料层构成；一形成于所述衬底上的第二门极结构，所述第二门极结构由一第二晶体管门极材料层构成；其中所述第一晶体管门极材料层不同于所述第二晶体管门极材料层；及其中所述第二门极结构的一第二部分形成于所述第一门极结构的一第一部分上，由此形成一第一重叠门极区域。
21.如权利要求20所述的逻辑元件，其进一步包括一形成于所述衬底与所述第一门极部分之间的第一氧化物部分；及一至少位于所述第一门极部分与所述第二门极部分之间的第二氧化物部分。
22.如权利要求20或21所述的逻辑元件，其中所述第一门极材料层及所述第二门极材料层皆包括多晶硅材料。
23.如权利要求20至22中任一项所述的逻辑元件，其中所述第一及第二门极介电层皆包括二氧化硅。
24.如权利要求20至23中任一项所述的逻辑元件，其中所述第一介电层形成为具有一第一厚度，且其中所述第二介电层形成为具有一第二厚度。
25.如权利要求20至24中任一项所述的逻辑元件，其进一步包括一形成于所述第一门极结构与所述第二门极结构之间的介电层，所述介电层具有一第一厚度；其中所述第二门极结构的第二部分与所述第一门极结构的第一部分之间的一间距大体上等于所述介电层的第一厚度。
26.如权利要求20所述的逻辑元件，其进一步包括一电路部分，所述电路部分设计用于表现出与两个串联连接晶体管的性能特征大体相同的性能特征；其中所述第一门极结构及第二门极结构对应于所述电路部分的晶体管门极；其中所述逻辑元件进一步包括一形成于所述衬底中用作所述电路部分的一源极区的第一掺杂区；一形成于所述衬底中用作所述电路部分的一漏极区的第二掺杂区；及一形成于所述衬底中所述源极与漏极区之间的有源区，所述有源区设计用于使电流流过所述源极与漏极区之间。
27.如权利要求26所述的逻辑元件，其中所述第一门极结构的第一部分夹于所述第二门极区的第二部分与所述电路部分的一有源区之间。
28.如权利要求20所述的逻辑元件，其进一步包括一电路部分，所述电路部分设计用于表现出与两个并联连接晶体管的性能特征大体相同的性能特征；其中所述第一门极结构及第二门极结构对应于所述电路部分的晶体管门极；其中所述逻辑元件进一步包括一形成于所述衬底中用作所述电路部分的一源极区的第一掺杂区；一形成于所述衬底中用作所述电路部分的一漏极区的第二掺杂区；及一形成于所述衬底中所述源极与漏极区之间的有源区，所述有源区设计用于使电流流过所述源极与漏极区之间。
29.如权利要求26至28中任一项所述的逻辑元件，其中所述电路部分没有与所述第一掺杂区掺杂特征具有大体相同的掺杂特征的第三掺杂区域。
30.如权利要求26至29中任一项所述的逻辑元件，其中所述电路部分没有一浮动门结构。
31.如权利要求26至30所述的逻辑元件，其中所述第一重叠门极区域的一基本部分出现在所述有源区上；且其中所述重叠门极部分的一宽度至多等于或小于所述有源区的一宽度。
32.如权利要求31所述的逻辑元件，其中所述第一门极结构的第一部分形成于所述有源区上；且其中所述第二门极结构的至少一部分形成于所述第一门极结构第一部分的仅一部分上。
33.如权利要求26至32中任一项所述的逻辑元件，其中所述第一重叠门极区域的一基本部分出现在所述有源区上；其中所述第一门极结构的第一部分形成于所述有源区上；且其中所述第二门极结构的至少一部分形成于所述第一门极结构的整个所述第一部分上。
34.如权利要求34所述的逻辑元件，其中所述电路部分包括一单一源极区。
35.如权利要求20至34中任一项所述的逻辑元件，所述逻辑元件对应于一选自一由以下组成之群的元件NAND门、AND门、NOR门、OR门、XOR门、ASICS、SRAM单元及锁存器。
36.如权利要求20至35中任一项所述的逻辑元件，其中所述逻辑元件没有一浮动门。
37.一种用于形成一集成电路的一逻辑元件区域的系统，所述集成电路制成于一衬底上，所述系统包括用于在所述衬底上形成一第一门极结构的构件，所述第一门极结构由一第一晶体管门极材料层构成；用于在所述衬底上形成一第二门极结构的构件，所述第二门极结构由一第二晶体管门极材料层构成；其中所述第一晶体管门极材料层不同于所述第二晶体管门极材料层；及其中所述第二门极结构的一第二部分形成于所述第一门极结构的一第一部分上，由此形成一第一重叠门极区。
38.如权利要求37所述的系统，其中所述逻辑元件包括一电路部分，所述电路部分设计用于表现出与两个串联连接晶体管的性能特征大体相同的性能特征；其中所述第一门极结构与第二门极结构对应于所述电路部分的晶体管门极；其中所述系统进一步包括一用于形成一第一掺杂区域的构件，其用于在所述衬底中形成一用作所述电路部分的一源极区的所述第一掺杂区域；一用于形成一第二掺杂区域的构件，其用于在所述衬底中形成一用作所述电路部分的一漏极区的所述第二掺杂区域；及一用于在所述衬底中所述源极与漏极区之间形成一有源区的构件，所述有源区设计用于使电流流过所述源极与漏极区之间。
39.如权利要求37所述的系统，其中所述逻辑元件包括一电路部分，所述电路部分设计用于表现出与两个并联连接的晶体管的性能特征大体相同的性能特征；其中所述第一门极结构与第二门极结构对应于所述电路部分的晶体管门极；其中所述系统进一步包括一用于形成一第一掺杂区域的构件，其用于在所述衬底中形成一用作所述电路部分的一源极区的所述第一掺杂区域；一用于形成一第二掺杂区域的构件，其用于在所述衬底中形成一用作所述电路部分的一漏极区的所述第二掺杂区域；及一用于在所述衬底中所述源极与漏极区之间形成一有源区的构件，所述有源区设计用于使电流流过所述源极与漏极区之间。
40.如权利要求37至39中任一项所述的系统，其中所述第一门极材料层与所述第二门极材料层皆包括多晶硅材料。
41.一种静态随机存取存储(SRAM)单元，其包括一第一层导电材料；所述第一层包括至少一个第一门极区及至少一个第一互连区；一不同于所述第一层的第二层导电材料；所述第二层包括至少一个第二门极区及至少一个第二互连区。
42.如权利要求41所述的SRAM单元，其中所述至少一个第一互连区的至少一第一部分与所述至少一个第二互连区的至少一第二部分重叠。
43.如权利要求41或42所述的SRAM单元，其中所述第一及第二互连区形成于所述SRAM单元的无源部分上。
44.如权利要求41或42所述的SRAM单元，其中所述第一与第二部分的重叠出现在所述SRAM单元的一无源部分上。
45.如权利要求41至44中任一项所述的SRAM单元，其中所述第一与第二层对应于不同的多晶硅层。
全文摘要
本发明阐述多种技术，该些技术在设计及制造用于半导体器件的各种逻辑元件中使用多重多晶硅层。根据本发明的一具体实施例，通过使用多重多晶硅层制造各种晶体管门极即可减小逻辑门单元尺寸及存储器阵列单元尺寸。本发明的使用多重多晶硅层来形成逻辑元件的晶体管门极的技术会在精调诸如氧化物厚度、阈电压、最大容许门极电压等晶体管参数方面上提供额外的自由度。
文档编号H01L29/66GK1689168SQ03815544
公开日2005年10月26日 申请日期2003年6月25日 优先权日2002年7月2日
发明者尼马·莫赫莱希, 杰弗里·卢策 申请人:桑迪士克股份有限公司