保护元件的利记博彩app

专利名称：保护元件的利记博彩app
技术领域：
本发明涉及保护元件，特别涉及不使被保护元件的高频特性恶化而大幅度提高静电破坏电压的保护元件。
背景技术：
图11表示具有结或电容的半导体装置的等效电路图。
图11(A)、图11(B)、图11(C)分别为表示GaAsMESFET、双极晶体管、MOSFET的等效电路图。
这样，对于任何半导体器件，在考虑静电破坏电压时，可以如图所示的由二极管、电容器、电阻器(高频器件的情况下还包括电感器)构成的等效电路来表达。
而且，该二极管表示PN结或肖特基结。例如GaAsMESFET的二极管为肖特基势垒二极管，双极晶体管的二极管为PN结二极管。
在现有半导体装置中，一般为了对器件进行静电保护，考虑的方法是在包含容易静电破坏的PN结、肖特基结、电容的器件中并联连接静电破坏保护二极管。

发明内容
如上所述，一般为了对器件进行静电保护，考虑的方法是在包含容易静电破坏的PN结、肖特基结、电容的器件中并联连接静电破坏保护二极管。但是在微波器件中，通过连接保护二极管增加了寄生电容，但导致高频特性的恶化，不能采取该方法。
因此，这些微波通信用器件与其他的音响用、影像用、电源用器件不同，这些器件中存在的肖特基结电容或PN结电容或栅极MOS电容小，其结抗静电能力弱。而且，微波集成电路中集成的电容的电容值小，有抗静电破坏能力弱的问题。
本发明鉴于上述的诸问题而提出如下解决方案。第1，本发明的保护元件包括包括第1高浓度杂质区域；第2高浓度杂质区域；连接配置在所述第1及第2高浓度杂质区域周围的绝缘区域。所述第1及第2高浓度杂质区域作为2个端子并联连接在具有PN结或肖特基结的被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。
第2，本发明的保护元件包括第1高浓度杂质区域；第2高浓度杂质区域；连接配置在所述第1及第2高浓度杂质区域周围的绝缘区域。所述第1及第2高浓度杂质区域作为2个端子并联连接在构成电容器的被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。


图1是用于说明本发明的概念图。
图2(A)是用于说明本发明的剖面图。
图2(B)是用于说明本发明的剖面图。
图2(C)是用于说明本发明的剖面图。
图2(D)是用于说明本发明的剖面图。
图3(A)是用于说明本发明的剖面图。
图3(B)是用于说明本发明的剖面图。
图4(A)是用于说明本发明的平面图。
图4(B)是用于说明本发明的剖面图。
图4(C)是说明本发明的等效电路图。
图5(A)是用于说明本发明的平面图。
图5(B)是用于说明本发明的剖面图。
图6是用于说明本发明的平面图。
图7(A)是用于说明本发明的平面图。
图7(B)是用于说明本发明的等效电路图。
图8(A)是用于说明本发明的平面图。
图8(B)是说明本发明的等效电路图。
图8(C)是说明本发明的等效电路图。
图9(A)是用于说明本发明的平面图。
图9(B)是用于说明本发明的剖面图。
图9(C)是说明本发明的等效电路图。
图10(A)是用于说明本发明的平面图。
图10(B)是说明本发明的等效电路图。
图10(C)是说明本发明的等效电路图。
图11(A)是用于说明现有例的等效电路图。
图11(B)是用于说明现有例的等效电路图。
图11(C)是用于说明现有例的等效电路图。
图12是本发明的器件模拟的断面模型图。
图13是本说明的电子电流密度分布图。
图14是本说明的空穴电流密度分布图。
图15是本说明的复合密度分布图。
图16(A)是a构造的电流路径概要图。
图16(B)是b构造的电流路径概要图。
图17是本说明的电流-电压特性图。
图18是本发明的模拟结果。
图19(A)是本发明的模拟结果。
图19(B)是本发明的模拟结果。
图19(C)是b构造的电流路径概要图。
图20是本发明的模拟结果。
图21(A)是本发明的模拟结果。
图21(B)是本发明的平面概要图。
图22(A)是本发明的剖面概要图。
图22(B)是本发明的模拟结果。
图23(A)是本发明的平面概要图。
图23(B)是本发明的模拟结果。
图24是c构造的电流路径概要图。
图25是本发明的平面概要图。
图26(A)是说明本发明的平面图。
图26(B)是说明本发明的平面图。
具体实施例方式
下面，用图1至图10详细说明本发明的实施方式。
图1为表示保护元件的概要图。
如图所示，本说明书中的保护元件200是在相邻的第1高浓度杂质区域201和第2高浓度杂质区域202的2个端子间配置绝缘区域203的元件。第1及第2高浓度杂质区域201、202通过在基板201上进行离子注入和扩散而设置。在本说明书中，以后用第1N+型区域201、第2N+型区域202作为这些高浓度杂质区域进行说明。第1及第2N+型区域201、202以可通过静电能量的距离、例如离开4μm左右进行设置，其杂质浓度共为1×1017cm-3以上。而且，在第1及第2N+型区域201、202之间连接配置绝缘区域203。这里，绝缘区域203并非完全电绝缘，而是半绝缘性基板的一部分203b，或在基板201上进行离子注入并绝缘化的绝缘化区域203b。而且，最好是绝缘区域203的杂质浓度为1×1014cm-3以下、电阻率为1×103Ωcm以上。
在绝缘区域203的两端连接配置高浓度杂质区域201、202，若使2个高浓度杂质区域201、202的离开距离为4μm左右，则由外部向2个高浓度杂质区域201、202分别连接的被保护元件的2个端子之间施加的静电能量，可经由绝缘区域203进行放电。
这2个N+型区域的离开距离4μm，是使静电能量通过的适当距离，如果离开10μm以上，则保护元件间的放电不确定。N+型区域的杂质浓度以及绝缘区域的电阻值也是同样。
由于通常的FET工作中不施加静电那样的高电压，所以没有信号通过4μm的绝缘区域。而且对于微波那样的高频波也同样没有信号通过4μm的绝缘区域。因此，通常的动作中，保护元件对于特性没有任何影响，如同不存在。但是静电是在瞬间施加高电压的现象，此时静电能量通过4μm的绝缘区域，在高浓度杂质区域间放电。而且如果绝缘区域的厚度在10μm以上，对静电来说电阻太大放电变得不容易。
这些第1N+型区域201以及第2N+型区域202在被保护元件的2个端子间并联连接。第1及第2N+型区域201、202直接作为保护元件200的端子也可以，进一步设置金属电极204也可以。
图2以及图3表示设置金属电极204的情况。该金属电极204与作为被保护元件的例如MESFET100的端子连接的键合焊盘连接，或者与连接键合焊盘的布线连接。图2是形成第1及第2N+型区域201、202与肖特基结的金属电极204，图3是形成欧姆结的金属电极204。为了方便，对肖特基结的金属电极204s，欧姆结的金属电极204o进行说明。
图2(A)是金属电极204s形成第1N+型区域201和/或第2N+型区域202表面和肖特基结的图。考虑掩膜配合精度和两N+区域201、202的电阻，从绝缘区域203的端部离开0.1μm到5μm，设置在第1、第2N+区域201、202的表面上。如果离开5μm以上，则电阻变大，静电不易通过。金属电极204s只设置在第1、第2N+型区域201、202上也可以，其一部分与半绝缘基板101延展的基板表面的肖特基结也可以。
而且，如图2(B)、图2(C)所示，在第1、第2N+型区域201、202上经由保护用氮化膜等的绝缘膜205设置金属电极204s也可以。此时，金属电极204s在半绝缘基板101上延展，经由基板101与第1、第2N+型区域201、202连接。而且如图2(D)所示，在两N+型区域201、202上不设置金属层，而其外侧的半绝缘基板101与金属电极204s形成肖特基结的构造也可以。
在图2(B)、图2(C)、图2(D)的情况下，金属电极204s都未与第1和/或第2N+型区域201、202直接连接。这样的金属电极204s在第1和/或第2N+型区域201、202的端部离开0μm到5μm左右的外侧形成基板肖特基结的构造也可以。即，如图2(B)、图2(C)、图2(D)所示，第1、第2N+型区域201、202并不必须与金属电极204s连接，如果在5μm以内，则经由半绝缘基板可确保N+型区域与金属电极204s充分连接。
另一方面，图3表示形成第1和/或第2N+型区域和欧姆结的金属电极204o。
金属电极204o形成所述第1和/或第2N+型区域201、202和欧姆结也可以。由于半绝缘基板101和金属电极204o不能形成欧姆结，此时，金属电极204o不在相邻的基板101上延展。金属电极204o与被保护元件的键合焊盘(或连接键合焊盘的布线)120连接，但在欧姆结的情况下，如图所示，经由其他的金属层206，金属电极204o与焊盘(或布线)120连接。
欧姆结比肖特基结的电阻小，容易通过静电。这意味着欧姆结比肖特基结对静电破坏保护的效果大。
但是对于欧姆结，欧姆电极金属204o大多扩散深入到基板内部，如果欧姆电极金属204o到达高浓度层的深度以上，则基板的半绝缘区域和欧姆电极金属204o接触，此时保护元件自身反而容易静电破坏。
例如第1N+区域201、第2区域202都设置欧姆结的金属，使各个欧姆结的距离为10μm，则如果欧姆电极金属204o扩散至位于N+区域201、202的深度以上的基板的半绝缘区域，那么在比N+区域的深度深的部分形成欧姆结-绝缘区域-欧姆结的构造，而该构造在抗静电能量上弱，所以此时保护元件自身可能发生静电破坏。
因此，在欧姆电极金属204o扩散至位于这2个N+区域的深度以上的基板的半绝缘区域的情况下，则必须为肖特基结，在欧姆电极金属204o未达到N+区域的深度的情况下，欧姆结的保护效果大。
而且，如图3(B)所示，保护元件200的2个端子不必都为相同的金属电极构造，第1及第2N+型区域分别单独为图2及图3所示构造也可以。而且，一侧的端子具有金属电极204，另一侧的端子不设置金属电极204也可以，但为了减小电阻，尽量设置较好，这样，保护效果增加。
另外，这些金属电极204为键合焊盘的一部分或与键合焊盘连接的布线的一部分也可以，如后详细说明，利用它们，通过连接保护元件200可防止芯片面积的增大。
图4为表示保护元件的连接例的第1实施方式，以GaAsMESFET作为被保护元件的例子进行说明。图4(A)为平面图，图4(B)为图4(A)的A-A剖面图，图4(C)为图4(A)的等效电路图。
如图4(A)、图4(B)所示，被保护元件100为MESFET，包括在作为半绝缘基板101的GaAs表面上设置的工作层102与形成肖特基结的栅极电极105，由在工作层102两端设置的高浓度杂质区域构成的源极区域103以及漏极区域104，在其表面上形成欧姆结的源极电极106以及漏极电极107。这里，连接各电极的工作层102、源极区域103和漏极区域104被称为FET的工作区域108，在图4(A)中以虚线表示。
在本说明书中，FET工作区域108内的栅极电极105、源极电极106、漏极电极107经由栅极布线112、源极布线113、漏极布线114分别连接栅极焊盘GP、源极焊盘SP、漏极焊盘DP。而且，栅极布线112、源极布线113、漏极布线114进行集束，其对应的各焊盘的部分被称为栅极端子G、源极端子S、漏极端子D。
对于端子，这里省略图示，但被保护元件100不完全具备栅极焊盘GP、源极焊盘SP、漏极焊盘DP也可以，还包括未配置焊盘而存在端子的情况。例如，在集成了2个FET的2级放大器MMIC中，前级FET的漏极和后级FET的栅极就是不存在焊盘而存在端子的情况。
各布线112、113、114并不限于金属布线，还包括N+层的电阻等。而且，对应工作区域108内的各电极的各键合焊盘SP、DP、GP并不限于只用同样的布线进行连接，还包括在布线途中插入电阻、电容、电感等的情况。即，DC、AC、高频等各种电信号，在相当于各工作区域108内的电极的各键合焊盘之间传递，即包括所有的情况。
这里作为一例，栅极电极105、源极电极106以及漏极电极107分别与通过金属布线112、113、114延展的栅极焊盘GP、源极焊盘SP、漏极焊盘DP连接。
在MESFET中，栅极肖特基结电容小的栅极端子G-源极端子S之间或栅极端子G-漏极端子D之间，在对栅极端子G侧施加负的尖峰电压时抗静电破坏能力最弱。此时的状态为，对在工作区域108和工作区域108表面上设置的栅极电极105的界面上形成的肖特基势垒二极管115反偏置施加静电。
如图4(B)、图4(C)所示，在GaAsMESFET100中，考虑静电破坏电压时栅极肖特基为反偏置状态。即，此时的等效电路为在栅极端子G-源极端子S之间以及栅极端子G-漏极端子D之间连接肖特基势垒二极管115的电路。
对静电破坏的保护，只要降低作为弱结的栅极电极105的肖特基结的静电能量就可以。这里，在本实施方式中，在MESFET100的2个端子之间并联连接上述的保护元件200，对于相应的2个端子间施加的静电能量，为了对其部分放电，设置旁路的路径，从而防止弱结遭到静电破坏。
本实施方式中，如图4(A)、图4(C)所示，作为源极端子S-栅极端子G的2个端子间的源极焊盘SP-栅极焊盘GP间，和作为漏极端子D-栅极端子G的2个端子间的漏极焊盘DP-栅极焊盘GP间，分别并联连接保护元件200。由此，由2个端子连接的键合焊盘施加的静电能量通过各个布线120，在保护元件200的内部，可进行部分放电。即，在静电破坏强度最弱的FET工作区域108上的整个栅极肖特基结的静电能量减少，可防止FET100遭到静电破坏。这里，栅极端子G-漏极端子D间以及栅极端子G-源极端子S间都连接保护元件200进行放电，但只连接其中一方也可以。
图4(A)的保护元件的B-B线剖面图与图2(A)相同。这样，本说明书中保护元件200的连接为，在被保护元件100形成的半绝缘性基板101表面上，离开4μm的距离通过注入和扩散形成第1N+型区域201以及第2N+型区域202，第1N+型区域201与FET的1个端子连接，第2N+型区域202与FET的另一端子连接。作为被保护元件的MESFET100和保护元件200集成在同一芯片上。另外，在基板表面不是半绝缘性的情况下，通过杂质离子注入在两N+型区域201、202之间形成绝缘化区域203。
而且，本说明书中为了便于说明，将作为FET100的一个端子的与栅极端子G连接的保护元件200的端子作为第1N+型区域201，将作为另一端子的与源极端子S以及漏极端子D连接的保护元件200的端子作为第2N+型区域202说明。即，在图1中，与FET100连接的保护元件200有2个，各自的第1N+型区域201经由金属电极204与栅极焊盘GP连接，第2N+型区域202经由金属电极204与漏极焊盘DP以及源极焊盘SP连接。金属电极204和第1及第2N+型区域201、202形成肖特基结，金属电极204的一部分形成半绝缘基板101上延展的基板表面和肖特基结。另外，金属电极204的构造作为一例是图2和图3的哪一个都可以。
即，该保护元件200经由与各焊盘连接的布线120，将作为一个端子的第1N+型区域201与栅极焊盘GP连接，将作为另一端子的第2N+型区域202与源极焊盘SP以及漏极焊盘DP连接，在作为FET的结的栅极端子G-源极端子S间以及栅极端子G-漏极端子D间并联连接。
由此，施加在栅极端子G-源极端子S间以及栅极端子G-漏极端子D间的静电能量可通过保护元件200部分放电。即，对静电破坏强度最弱的FET工作区域上的栅极肖特基结的整个静电能量大幅度衰减，可防止静电破坏FET。进行放电的是栅极端子G-源极端子S间，以及栅极端子G-漏极端子D间。而且只是其中一方也可以。即，依据该构造，与未使用保护元件的现有构造相比，可大幅度提高FET的静电破坏电压。
以往，栅极端子G-源极端子S间以及栅极端子G-漏极端子D间施加的静电能量100％传递到工作区域108，而依据本发明，利用各布线或键合焊盘，将一部分静电能量由保护元件200旁路，可在保护元件200内部放电。由此，传递到工作区域108的静电能量可衰减到不超过工作区域108的栅极电极-源极电极间以及栅极电极-漏极电极间的静电破坏电压的程度。
图5表示在保护元件的1个端子的金属电极中使用键合焊盘的例子。图5(A)为平面图，图5(B)为C-C线剖面图。
图4示出从源极焊盘SP以及漏极焊盘DP引出布线120，在该布线120上连接保护元件200的例子。图5的构造为，在源极焊盘SP以及漏极焊盘DP周边设置形成各键合焊盘的最下层的肖特基金属层210和肖特基结的第2N+型区域202，源极焊盘SP和漏极焊盘DP的一部分用作连接第2N+型区域202的金属电极204。第1N+型区域201与第2N+型区域202邻近配置，与连接栅极焊盘GP的布线120连接。这样，在与FET的另一端子连接的源极焊盘SP和漏极焊盘DP上直接连接第2N+型区域202，与各焊盘邻近配置保护元件200，则从源极焊盘SP和漏极焊盘DP直接向保护元件200放电静电能量，所以提高静电破坏电压的效果大，而且可有效利用焊盘周边的空间，所以可防止因追加保护元件200而导致的芯片面积的增大。
虽然未图示，在栅极焊盘GP上直接连接第1N+型区域201，而且第2N+型区域202邻近第1N+型区域201配置，并且与连接源极焊盘SP和漏极焊盘DP的布线120连接，则可从栅极焊盘GP直接向保护元件200放电静电能量，同样地，提高静电破坏电压的效果大，可防止因追加保护元件200而导致的芯片面积的增大。
图6是在信号路径途中连接保护元件200的图。如上所述，栅极电极105的肖特基结抗静电破坏最弱，实际上破坏得最多的是工作区域108的栅极电极105的部分。这里，如图6所示在从栅极焊盘GP到工作区域108的栅极电极105的信号路径途中连接保护元件200，则可最有效地防止静电破坏。
此时，第1N+型区域201与从栅极焊盘GP到工作区域108的栅极布线112的一部分连接。第2N+型区域202与连接源极焊盘SP和漏极焊盘DP或各焊盘的布线120连接。例如在图6的栅极-源极间，由于第2N+型区域202与第1N+型区域201邻近配置，所以从源极焊盘SP延展布线120直至第2N+型区域202的一部分。
例如，将栅极布线112邻近源极焊盘SP或漏极焊盘DP引出并连接在工作区域108，则可在信号路径途中，并邻近FET的焊盘连接保护元件200，对静电能量的保护更有效果。
而且，对于保护元件200，作为端子的第1及第2N+型区域201、202的距离越长则效果越好。该距离最好在10μm以上，可将被保护元件的焊盘或布线作为保护元件200的金属电极204进行利用。例如，如果沿着焊盘的至少一个边连接保护元件，则可活用焊盘周边的空间，可有效地连接。
这里，由于FET中肖特基结及栅极PN结对静电破坏最弱，所以示出在栅极端子G-源极端子S间、栅极端子G-漏极端子D间连接保护元件的一例，但在源极端子S-漏极端子D间并联连接保护元件也可以。
图7表示其概念图。连接例是一例。例如在此情况下，连接在源极焊盘SP的保护元件200的端子作为第2N+型区域202，连接在漏极焊盘DP的保护元件200的端子作为第1N+型区域201。第2N+型区域设置在焊盘周边，将源极焊盘SP用作金属电极204。
其等效电路图为图7(B)。此时，对栅极端子G-源极端子S间的肖特基势垒二极管和栅极端子G-漏极端子D间的肖特基势垒二极管串联连接的部分进行保护。这样作，例如对开关电路装置那样源极电极和漏极电极都作为输入输出端子的信号输入口输出口的情况等，该保护元件的连接有效果。
GaAsMESFET一般用于卫星播放、携带电话、无线宽带等GHz以上的微波用途。因此，为了确保良好的微波特性，栅极长也为亚微米量级，栅极肖特基结电容设计得极小。因此，抗静电破坏非常弱，包括集成了GaAsMESFET的MMIC，在使用时必须细心注意。而且，音响、影像、电源用等频率低的一般民用半导体中，为了提高静电破坏电压而采用的保护二极管具有PN结，所以在使用时寄生电容最小也有数百fF以上，电容大幅度地增加，使GaAsMESFET的微波特性大为恶化，变得不能使用。
但是，本发明的静电破坏保护元件没有PN结，电容顶多在数十fF以下，所以使GaAsMESFET的微波特性丝毫没有恶化，并可大幅度提高静电破坏电压。
而且，图8和图9为表示保护元件的其他连接例的等效电路图。如前所述，本发明的保护元件并不限于肖特基结，也可保护PN结。
图8为硅双极晶体管。工作区域302，在基板上例如设置N型的集电极区域、P型的基极区域、N型的发射极区域，并连接集电极电极305、基极电极304、发射极电极303。集电极电极305、基极电极304、发射极电极303在工作区域外集束并成为集电极端子C、基极端子B、发射极端子E。而且在集电极端子C、基极端子B、发射极端子E分别连接集电极焊盘CP、基极焊盘BP、发射极焊盘EP。
从集电极焊盘CP、基极焊盘BP、发射极焊盘EP引出的布线120作为金属电极204连接保护元件200。而且，如图5和图6所示，通过将焊盘或连接焊盘的布线的一部分用作金属电极204，保护元件200的一个端子与焊盘或布线直接连接也可以。而且，例如在从与基极端子B连接的基极焊盘到工作区域的布线上连接保护元件200的一个端子也可以。另外，此时的基板为硅基板，所以保护元件200的绝缘区域203是通过杂质离子注入得到的绝缘化区域203b。
这样的NPN晶体管中，基极-发射极间的结、基极-集电极间的结分别为PN结，集电极-发射极间的结为NPN结。特别是作为高浓度层之间连接的发射极-基极间抗静电破坏最弱，然后是发射极-集电极间的弱结。集成电路中基极端子B不直接连接在焊盘上，而发射极端子E和集电极端子C直接连接在焊盘上的情况下，发射极-集电极间抗静电破坏变得最弱。
这里，如图8(B)所示，在基极-发射极间的结、基极-集电极间的结和集电极-发射极间的结上分别并联连接保护元件。由此，一个元件中的所有PN结可通过保护元件进行保护。在集电极-发射极间的结上并联连接保护元件时，为在NPN结上并联连接保护元件。
在该图中在发射极焊盘EP上连接2个保护元件200。像这样在同一个焊盘上连接多个保护元件200也可以。
图8(C)为只在被保护元件的发射极-集电极间连接保护元件的等效电路图。在基极-发射极之后，发射极-集电极间抗静电破坏弱。发射极作为GND，集电极作为输出端子的情况较多，此时在发射极-集电极间连接保护元件较好。基极作为输入端子的情况较多，此时在基极-发射极间插入保护元件较好。
近年来，硅双极晶体管急速地进行微细化和立体构造化，通过大幅度减少寄生电容和寄生电阻，以往只有GaAs器件才能实现的微波特性现在硅双极晶体管也能得到，被广泛用于携带电话、无线宽带的低噪声放大器或RF块用MMIC等的GHz带的微波用途。因此与GaAsMESFET同样，为了确保良好的微波特性，发射极宽度也为亚微米量级，发射极-基极结电容、集电极结电容设计得极小。因此抗静电破坏非常弱，在使用时必须细心注意。而且，音响、影像、电源用等频率低的一般民用半导体中，为了提高静电破坏电压而采用的保护二极管具有PN结，所以在使用时寄生电容最小也有数百fF以上，电容大幅度地增加，使硅微波双极晶体管的微波特性大为恶化，变得不能使用。
但是，本发明的静电破坏保护元件没有PN结，电容顶多在数十fF以下，所以使硅微波双极晶体管的微波特性丝毫没有恶化，并可大幅度提高静电破坏电压。
下面参照图9说明作为保护元件的连接例的第2实施方式的电容的例子。
图9(A)是内藏于集成电路的电容的平面图，图9(B)是图9(A)的D-D线剖面图，图9(C)是等效电路图。此时，在设有掩埋氧化膜402的硅基板401表面上，夹置绝缘化区域203b设置第1N+型区域201以及第2N+型区域202，作为保护元件200，而且，下层电极404以及上层电极403与第1N+型区域201以及第2N+型区域202分别形成欧姆结。上层电极403以及下层电极404经由作为电介质的层间氧化膜405配置。以往，仅通过设置在基板401上的绝缘化层125，使上层电极403和下层电极404的电位分离，如本实施方式，通过在基板401上还形成保护元件200，如图9(C)所示，成为在上层电极403和下层电极404之间并联连接保护元件200的构造。一般层间氧化膜405较薄，在作为电容的2个端子的上层电极403-下层电极404间由外部施加静电能量时，层间氧化膜405容易绝缘破坏。而且微波集成电路集成的电容的电容值小，进而更容易绝缘破坏。因此，在保护元件200间将外部施加的一部分静电能量放电，通过降低施加在层间的静电能量，可防止对电容的静电破坏。
而且，图10表示MOSFET。
工作区域502是在基板上设置例如N型的漏极区域、N型的源极区域、P型的沟道区域，并连接漏极电极505、源极电极504、栅极电极503。漏极电极505、源极电极504、栅极电极503在工作区域外集束，成为漏极端子D、源极端子S、栅极端子G。而且在漏极端子D、源极端子S、栅极端子G上分别连接漏极焊盘DP、源极焊盘SP、栅极焊盘GP。
从漏极焊盘DP、源极焊盘SP、栅极焊盘GP引出的布线120作为金属电极204连接保护元件200。而且，如图5和图6所示，通过将焊盘或连接焊盘的布线的一部分用作金属电极204，保护元件200的一个端子与焊盘或布线直接连接也可以。而且，例如在从与栅极端子G连接的焊盘到工作区域的布线上连接保护元件200的一个端子也可以。另外，此时的基板为硅基板，所以保护元件200的绝缘区域203是通过杂质离子注入得到的绝缘化区域203b。
MOSFET的栅极电极和工作区域之间存在栅极绝缘膜，并构成栅极MOS电容。等效电路为栅极-源极间以及栅极-漏极间存在电容。为了提高开关速度，栅极绝缘膜被设置得非常薄，栅极电容抗静电破坏弱。
这里，如图10所示，由于在MOSFET得栅极-源极间以及栅极-漏极间并联连接保护元件200，可防止弱的栅极MOS电容被静电破坏。
而且，如图10(C)所示，例如在栅极-源极间等连接被保护元件的2个端子的任一个也可以。
近年来，为了实现PC用微处理器LSI和存储器用LSI的高速化，MOSFET急速地进行微细化和立体构造化，通过大幅度减少寄生电容和寄生电阻，以往只有GaAs器件才能实现的微波特性现在MOSFET也能得到，被广泛用于携带电话、无线宽带的功率放大器或RF块用MMIC等的GHz带的微波用途。因此与GaAsMESFET同样，为了确保良好的微波特性，栅极长度也为亚微米量级，栅极MOS电容设计得极小。因此抗静电破坏非常弱，在使用时必须细心注意。而且，音响、影像、电源用等频率低的一般民用半导体中，为了提高静电破坏电压而采用的保护二极管具有PN结，所以在使用时寄生电容最小也有数百fF以上，电容大幅度地增加，使微波MOSFET的微波特性大为恶化，变得不能使用。
但是，本发明的静电破坏保护元件没有PN结，电容顶多在数十fF以下，所以使微波MOSFET的微波特性丝毫没有恶化，并可大幅度提高静电破坏电压。
通过在具有PN结、肖特基结或电容的被保护元件的2个端子间连接本发明的保护元件，在保护元件内使静电能量放电，提高被保护元件的静电破坏电压。即，并不限于上述例，可适用于具有PN结、肖特基结的所有半导体元件。而且，连接例只是一例，规定的范围只依据权利要求所记载的范围。
在上述的被保护元件中，以往被保护元件的任意2个端子间的最低静电破坏电压都是在200V以下。但是通过连接本发明的保护元件，作为最低静电破坏电压的2个端子间的静电破坏电压与连接保护元件前相比可提高20V以上，可达到200V以上。
这里，进一步说明保护元件200的形状和连接位置。对保护元件200施加静电时，会产生静电电流，所以流过保护元件200的静电电流越多，则保护效果越大。即，应考虑保护元件200的形状和连接位置使流过保护元件200的静电电流尽量多地流过。
如上所述，本实施方式的保护元件的构造为，第1高浓度杂质区域201和第2高浓度杂质区域相对配置，在两区域周围配置绝缘区域203。两区域作为2个端子与被保护元件连接，使施加在被保护元件的2个端子间的静电能量在第1高浓度杂质区域201和第2高浓度杂质区域202间放电。
如图12所示，第1高浓度杂质区域201具有与第2高浓度杂质区域202相对的1个侧面和反向侧的侧面。同样地，第2高浓度杂质区域202具有与第1高浓度杂质区域201相对的1个侧面和反向侧的侧面。两区域相对的1个侧面称为相对面OS。
另外，以下以第1高浓度杂质区域作为第1N+型区域201、第2高浓度杂质区域作为第2N+型区域202为例进行说明，但本发明的第2高浓度杂质区域202不限于1个扩散区域。即，它是对与第1高浓度杂质区域201相对配置并用于放电静电能量的所有高浓度杂质区域的总称。即，第2高浓度杂质区域202与1个第1高浓度杂质区域201相对配置，构成1个高浓度杂质区域也可以，是分割的多个高浓度杂质区域的集合也可以。
而且第2高浓度杂质区域202在分为多个种类时，互相不直接连续也可以。即，与同一被保护元件100的同一端子连接并且相对的第1高浓度杂质区域201为公用的第2高浓度杂质区域202在第2高浓度杂质区域202上具有金属电极时，只要保持充分的高杂质浓度使静电电压从耗尽层到达金属电极而保护元件自身不破坏，则杂质浓度不同也可以。而且，尽管有杂质浓度的不同、尺寸的不同、形状的不同等几种不同，它们被总称为第2高浓度杂质区域202。
同样地，与同一被保护元件100的同一端子连接并且相对的第2高浓度杂质区域202为公用的第1高浓度杂质区域201，尽管有杂质浓度的不同、尺寸的不同、形状的不同等几种不同，它们被总称为第1高浓度杂质区域201。
而且，以下的绝缘区域203以GaAs基板的一部分(203a)为例进行说明，但如上所述，对在基板上离子注入杂质并绝缘化的绝缘化区域(203b)也同样可实施。
图12为器件模拟ISE TCAD(ISE公司制造的TCAD)的保护元件200的电压-电流特性时的剖面模型图。通过在50μm厚的GaAs半绝缘基板上以剂量5×13cm-2、加速电压90KeV的离子注入和退火形成第1N+型区域201、第2N+型区域202，形成保护元件200。即，该构造中第1N+型区域201和第2N+型区域202间以及两区域的周围全部为绝缘区域203。
第1N+型区域201，如图12所示，相对两区域的相对面OS离开的方向的宽度α1为5μm程度以下，具体地说，为3μm。α1越窄越好，但作为保护元件功能的界限则必须在0.1μm以上。而且，本实施方式中与第2N+型区域202离开4μm左右并且近乎平行配置，但为了容易放电，也可以在平面图形中使第1N+型区域201的前端为尖状，即与第2N+型区域202的离开距离为变化的图形。α1为5μm以下的原因如后所述。
如图12所示，第1N+型区域201以及第2N+型区域202连接金属电极204。另外，金属电极204与第1以及第2N+型区域的连接方法可考虑图2和图3所示的方法。
第2N+型区域202使设置在例如焊盘下的扩散区域，这里取其宽度α2为51μm。在第1及第2N+型区域的各自的内侧的1μm处设置金属电极204。而且，作为器件尺寸的纵深(例如对FET来说为栅极宽度)为1μm。
以第1N+区域201为正，第2N+区域202为负，假定在220pF、0Ω施加静电电压700V，进行流过1A电流的模拟。
图13、图14、图15分别表示模拟的电子电流密度、空穴电流密度以及复合密度的分布。单位都是cm-3。另外，在图13中，在上部重叠配置图12所示的断面模型，图14以及图15也同样。
在图13的电子电流密度分布中，p1区域是横跨第1N+型区域201、第2N+型区域202两区域的区域中密度最高的区域。电子电流加上空穴电流为总电流，但相比空穴电流，电子电流要大得多，所以电子电流作为电流的代表。本实施方式中，从第1及第2N+型区域周边或基板表面到p1的1成左右电子电流密度的q1区域附近被定义为保护元件200的电流路径。之所以直到q1区域附近，是考虑到比q1区域电流密度低的区域对工作没有影响。
由图13可明白，α1的宽度越窄，则电流越回流到第1N+区域201的相对面OS和反向的侧面。该回流电流在施加静电时也同样产生。
位于第1N+区域201外侧的q1区域是离第1N+区域201最远的位置，X轴上在20μm附近。第1N+区域201外侧端的X坐标与图12同样为5μm，直到第1N+区域201外侧的15μm，仍流过跨越第1N+区域201、第2N+区域202两方的电子电流密度最大区域的1成左右的电子电流。
同样，图14的空穴电流也回流到第1N+区域201的外侧。该空穴电流密度分布中X坐标20μm附近的q2区域的空穴电流密度为，跨越第1N+区域201和第2N+区域202两方的最大空穴电流密度的p2区域的2％左右的空穴电流密度。
同样，图15的复合也回流到第1N+区域201的外侧。图15的复合密度分布中X坐标20μm附近的q3区域的复合密度为，跨越第1N+区域201和第2N+区域202两方的最大复合密度的p3区域的1成左右的复合密度。
图16以上述的分布图为基础，表示在第1N+型区域201和第2N+型区域202的周围的绝缘区域203中形成的电流路径的模式图。为了比较，图16(A)表示α1和α2为同样宽度、51μm左右的宽的情况(以下称为a构造)的模式图。图16(B)为图12所示的第1N+型区域201与第2N+型区域202相比非常窄的宽度(α1＜＜α2以下称为b构造)的情况。
另外，以图16(A)为基础的分布图由于α1和α2相等，所以密度左右对称地分布。对a构造省略分布图的图示，示出模式图。
在如图16(A)所示的α1和α2的宽度较宽(50μm)的情况下，在相对面间以及底面部附近形成如箭头所示的电流路径(从p1区域到q1区域附近)。本说明书中，如图所示从基板表面到规定深度中形成的、第1N+型区域201和第2N+型区域202的相对面OS间和两区域的底面附近间的绝缘区域203中形成的电子电流以及空穴电流的路径称为第1电流路径I1。即，a构造的保护元件的电流路径只有第1电流路径I1。
另一方面，如图16(B)所示，取α1为较窄的5μm左右，则电子电流和空穴电流除了相对面OS间和底面部附近形成的第1电流路径I1，还在比第1电流路径I1深的区域中形成路径。该路径回流到第1N+型区域201，利用相对面OS和反向侧的第1N+型区域201外侧的侧壁移动电子电流和空穴电流，与a构造相比，q1区域形成在下方。
本说明书中，如图所示形成在比第1电流路径I1深的区域、从第2N+型区域202到作为第1N+型区域201的相对面OS的反向侧的侧面的绝缘区域中形成的电子电流和空穴电流称为第2电流路径I2。
在图16(B)中，由于第2N+区域202的宽度为非常宽的50μm，所以第2电流路径I2在第2N+区域202附近的宽阔的底面部的水平方向形成电流路径。
另一方面，在第1N+型区域201中，由于宽度α1如前所述为较窄的5μm，所以以回流到第1N+型区域201的路径流过电流，不仅第1N+型区域201的底面部，而且相对面OS和反向侧的侧面也成为电流路径。
即，由上述的图可明白，a构造的情况下，保护元件的电流路径只有第1电流路径I1，但b构造的保护元件200通过细的第1N+区域201形成第2电流路径I2，从而形成第1电流路径I1和第2电流路径I22个电流路径。
第2电流路径I2从第1N+型区域201的外侧的侧面进出电流。而且，与第1电流路径I1相比，第2电流路径I2经过比第1及第2N+型区域深的区域，迂回后到达第1N+型区域201，所以在绝缘区域203内可获得长的路径。由此，利用绝缘区域203内的阱(GaAs的情况下为EL2)，可较多获得传导度调制效果的机会。
即，在b构造中，通过设置第2电流路径I2，与只有第1电流路径I1的情况相比，可提高传导度调制效率，可流过更多的电流。由于第1及第2N+型区域间流过的电流值增大，则在施加静电时，可流过更多的静电电流，增大保护元件的效果。
这样，通过故意让电流路径较长迂回，增加主载流子和与其极性相反的载流子相遇的机会，提高传导度调制效率的方法，是IGBT等传导度调制器件中经常采用的方法，下面进行详细说明。
一般，绝缘区域束缚绝缘区域是由于阱的存在。施主阱原先的性质是带有正电荷，捕获到电子则变为中性，成为传导度调制的媒体，GaAs情况下，EL2为施主阱。而且，通过杂质注入，绝缘化区域(203b)中也存在阱。
图17表示在图12所示构造的器件中，使第1N+型区域201为正并提高施加在第1N+型区域201-第2N+型区域202间的电压时的纵深1μm处的电压-电流特性的模拟的结果。如图所示，击穿电压为20～30V。
这样，保护元件200在20～30V被击穿，如果施加比这高的电压，则成为双极工作并产生传导度调制。保护元件在施加数百V静电电压的情况下击穿使用，所以保护元件200的工作状态为从初期状态产生传导度调制。
较多进行该传导度调制，则击穿后的雪崩更激烈，电子-空穴的生成复合更多地进行，所以流过更多的电流。
这样，通过在保护元件中形成第2电流路径I2，可提高深区域以及与相对面OS反向侧的第1N+型区域201的外侧方向的传导度调制效率。
而且，为了设置第2电流路径I2而使第1N+型区域201的宽度变窄到5μm以下，所以在第1电流路径I1中也混合第1N+型区域201附近的电子并互相反向结合，与a构造相比，以更深的路径为主，使作为载流子的电子通过，所以第1电流路径I1自身与以往相比也受到更多的传导度调制。
用图18所示的图形求出b构造的总电流对第2电流路径I2的电流值的比值。该图形为，假定第1N+型区域201为正，以220pF、0Ω施加约700V的静电，在纵深1μm处流过1A电流进行模拟的情况时从表面到2μm的深度的电子电流密度的依据X坐标的图形。
在从表面到2μm深度的电子电流密度中，相当于第1N+型区域201正下方的电子电流密度以第1N+型区域201的X方向的宽度进行积分，其值作为第1电流路径I1的部分，相当于第1N+型区域201外侧部分的电子电流密度以该外侧部分的X方向的宽度进行积分，其值作为第2电流路径I2的部分，计算第2电流路径I2的电流值的比值。
结果，第2电流路径I2对总的电流值的比值为0.48(2.89/(3.08+2.89))，可知其与第1电流路径I1为同等的电流值。
而且，如后所述，b构造的情况下，第1电流路径I1自身具有比a构造的第1电流路径I1大的电流值。即，B构造中，第2电流路径I2与自身的第1电流路径I1为同等的值，所以总体上比a构造流过大得多的电流。
另外，作为次要的效果，如上所述，第1电流路径I1和第2电流路径I2合起来比a构造的电流路径大幅度变宽，所以结晶温度与以往相比下降，因此电子、空穴的移动度提高，因此可流过更多的电流。
结果，由于保护元件200整体的电流值增加，所以保护效果提高。
图19表示比较电子电流、空穴电流、复合密度的范围的表。这是对a构造的情况和b构造的情况进行模拟，对获得的结果与图13～图15同样的密度分布的值在一定条件下进行比较。
在图19(A)中，y_2为各个密度分布图中从表面至2μm的深度中水平切开时的断面中，在各密度为105cm-3的位置的X方向的宽度以μm单位表示的数值。
X_0为图12所示坐标中在X＝0μm的Y方向的断面中，在各密度为105cm-3的位置的表面开始的深度以μm单位表示的数值。
乘积是y_2的值和X_0的值相乘的值，是连连各密度为105cm-3的点时得到的图形的面积进行模拟比较的值。即，乘积为分别表示电子、空穴、复合的各范围的指标。
而且，表中的a构造为，第1N+区域201和第2N+区域202都为51μm(＝α1＝α2)的宽度，第2N+区域202为正、第1N+区域201为负并纵深1μm，流过0.174A的计算结果。
b构造-1为第1N+区域201的宽度α1为3μm，第2N+区域202的宽度α2为51μm，第2N+区域202为正，第1N+区域201为负。纵深1μm流过0.174A的计算结果。
b构造-2为与b构造-1施加相反的极性，第1N+区域201的宽度α1为3μm，第2N+区域202的宽度α2为51μm，第1N+区域201为正，第2N+区域202为负。纵深1μm流过0.174A的计算结果。
以上的3个的各密度中的所有乘积，b构造-1和b构造-2都比a构造的值大。
这表明，无论第1N+区域201为正，还是第2N+区域202为正，不管哪种极性中b构造与a构造相比，其电子电流、空穴电流、复合的任一项都分布在更广的范围，因此传导度调制效率提高。而且，电流在广阔范围中流动表示温度下降，因此移动度上升，而且表示电流增加。
这里，在图19(B)中，作为b构造-3，第1N+区域201施加正电压的情况下，示出1A时的b构造的计算结果。图19(A)的3个计算从计算能力方面均统一为0.174A的电流进行比较，但实际的静电的电流在静电电压700V、220pF、0Ω的情况下，纵深1μm为1A左右。依据模拟仅对第1N+区域201施加正电压的情况得到1A的计算，并示出其结果。
与图19(A)的b构造-2相比可明白，b构造-3即使极性相同，电流从0.174A增加到1A进行计算，各乘积增加一个数量级或以上。
由此，如图19(C)所示，对保护元件200施加静电电压，流过比图13以及其模式16(B)所示的电流大的静电电流时，只要绝缘区域203足够宽，则图13所示q1区域(最高密度区域的一成左右的电流密度的区域)扩大到更下方以及与相对面OS反向侧的外侧方向，即第2电流路径I2变宽。第2电流路径I2越宽，则越能提高传导度调制效率，通过的电流增加，q1区域向下方扩大，所以第2电流路径I2进一步扩大。由此，基板的结晶温度降低，所以载流子的移动度上升，流过更多的电流，可进一步提高保护效果。
即，b构造中，施加的静电电压越高，则传导度调制效率越提高，电流路径扩大，所以可自动调整传导度调制效果。
而且，第1电流路径I1也一样，静电电压越高，电流越从更深的位置流过，与第2电流路径I2同样，可自动调整传导度调制效果。
因此，如后所述，只要充分确保可能成为第2电流路径I2的绝缘区域203，其构造可使被保护元件免受220pF、0Ω的2500V的静电的破坏。并且由于几乎没有寄生电容，所以不会使被保护元件的高频特性恶化。即，通过在原先的静电破坏电压为100V左右的元件上连接寄生电容为20fF的本保护元件，可将静电破坏电压提高20倍以上。
这里，用图20说明b构造的α1最好在5μm以下的理由。图20是在图19的b构造-2中改变第1N+区域201的宽度α1计算电子电流密度的结果。
第1N+区域201的宽度α1如果为5μm以下，则第2电流路径I2的比值急剧上升。即，电流向水平方向和纵深方向扩大，所以传导度调制效率提高，温度降低，载流子的移动度增加，电流值大幅度增加，作为保护元件的保护效果大幅度增加。
这里，图18所示α1＝3μm的第2电流路径I2的比值为0.48，而上面的图20中相同的第1N+区域+中第1N+区域宽度为3μm的点的I2比值只有0.3是由于图20为0.174A而图18为1A，可明白在一定电流值范围内，电流越多则第2电流路径I2的比值越大。另外，对大的器件进行模拟时由于计算能力的限制，以0.174A进行了比较，如果是相对比较，则以该电流值可充分比较。
下面，说明第1N+型区域201外侧需要确保的绝缘区域203的宽度β。如上所述，在与第1N+区域201的相对面OS反向侧的绝缘区域203中第2电流路径I2也扩大，所以只要确保充分宽度β的绝缘区域203就可以。
参照图21说明b构造的β和静电破坏电压。充分确保绝缘区域203，就是充分确保可能成为第2电流路径I2的区域，保护效果高的点如前所述。即，如图21(A)的平面图那样在与相对面OS反向侧确保规定的绝缘区域宽度β。图21(B)表示实际上变动β的值而检查静电破坏电压的结果。
测定的被保护元件100栅极长为0.5μm，在栅极宽度600μm的GaAsMESFET的栅极串联连接10KΩ的电阻。连接保护元件200之前，源极或漏极电极与电阻端之间的静电破坏电压为100V左右。在其间并联连接b构造的保护元件200的第1N+型区域201和第2N+型区域202的两端，改变β的值，测定静电破坏电压。第1N+型区域201和第2N+型区域202间的电容为20fF。
如图21(B)所示，将β增大到25μm，则静电破坏电压提高到2500V。如图21(A)所示，β为15μm时静电破坏电压为700V。这表示，静电电压由700V上升到2500V时，第1N+型区域201中的第2电流路径I2向与相对面OS反向侧的外侧方向(β)延伸了15μm以上。
静电电压变高，意味着第2电流路径I2扩大。即，在未充分确保绝缘区域203的情况下，第2电流路径I2的范围受到限制，通过充分确保绝缘区域203，可充分扩大第2电流路径I2。
即，b构造中，如果确保第1N+型区域201的外侧的绝缘区域203宽度β为10μm以上、最好是15μm以上，则第2电流路径I2变的更宽，可更加提高传导度调制效率。
在a构造中，连接保护元件时只能将静电破坏电压提高2倍～3倍左右，但在b构造中β为15μm时静电破坏电压为700V。β延长到25μm时为2500V，可知静电破坏电压可提高25倍。即，b构造中，只要确保规定的β，则与以往的保护元件相比，至少可流过约10倍的电流。
如前所述，第1电流路径I1流过的电流与第2电流路径I2流过的电流几乎相等，可流过以往的保护元件流过的电流的至少10倍的电流，是由于第1电流路径I1、第2电流路径I2的各电流路径流过的电流都至少分别是以往的5倍。
这样，β最好为10μm以上，这意味着，在芯片上集成保护元件200时，在第1N+型区域201外侧确保宽度β的绝缘区域203，并配置其他结构部件和布线等。
同样地，如图22所示，为了确保第2电流路径I2，最好是在纵深方向也确保充分的绝缘区域。图22(A)为剖面图，在第1N+型区域201和第2N+型区域202下方确保规定深度为δ的绝缘区域203。
图22(B)表示，假定第1N+区域201为正，施加220pF、0Ω的700V静电电压，在1μm纵深流过1A电流的情况进行模拟，在坐标X＝0μm的Y方向断面的电子电流密度的图形。该图形中，从表面开始到深度方向对电子电流密度进行积分时，到深度(Y)19μm的积分是到全部的50μm的积分的90％。即，绝缘区域203的深度δ最好在20μm以上。
以上说明了在保护元件周边需要确保的绝缘区域203的尺寸(β或δ)和第1N+型区域201的宽度(α1)，但由于芯片上的配置，有时不能确保充分的β或δ，或相对面OS之间的距离。
这种情况下，如图23的平面图所示，第1N+型区域201在离开相对面OS的方向曲折，设置延展部300，在相对面OS延展的方向确保规定的绝缘区域γ，最好在延展部300和第2N+型区域间的绝缘区域203上形成作为传导度调制效率高的电子电流和空穴电流的路径的第3电流路径I3。
第3电流路径I3，在相对面OS延展的方向(离开相对面OS正交面的方向)、即延展部300和第2N+型区域202的外侧方向上确保更大的电流路径。在图中虽以平面表示，但由于在垂直纸面的方向(装置的深度方向)形成第3电流路径I3，所以深度方向的电流也增加。另外，在相对面OS的深度方向(垂直于纸面的方向)上，形成第1电流路径I1和第2电流路径I2，保护元件的电流路径为第1、第2、第3的电流路径I1～I3。
图23(B)表示实际测定的γ与静电破坏电压的比较值。被保护元件100和保护元件200的连接方法与图21中变动β的值测定静电破坏电压时相同。
如图23(B)所示，γ增大到30μm，则静电破坏电压提高到1200V。γ为25μm时，静电破坏电压为700V。这表示，静电电压从700V上升到1200V时，第3电流路径I3在延展部300和第2N+型区域间的所述绝缘区域中延伸25μm以上。
这样，在设置延展部300时，也是静电电压越高，则电流路径I3越宽，越能提高传导度调制效率。即，可通过施加的静电电压自动调整传导度调制效果。由此，降低绝缘区域的温度，可进一步提高载流子的移动度，所以流过更多的电流，提高保护效果。
即在延展部300的周围也最好确保充分的绝缘区域203，通过充分确保γ，可确保充分扩大第3电流路径I3的空间，可使对应静电电压的静电电流更多地流过。因此，希望宽度γ在10μm以上，如果在20μm以上则更好。另外，图23(A)中，γ在延展部300的外侧(图的右侧)上得以确保，但如果在以延展部300为中心而对称的内侧(图的左侧)也得以确保，即在延展部300的两方的侧面部得以确保，则可提高效果。
另外。在确保β的同时确保γ当然最好，但即使β不充分而确保γ，可提高保护元件的效果。
图24表示第1N+型区域201和第2N+型区域202都为5μm以下的情况下(以下称为c构造)的电流路径的模式图。
C构造与b构造中的第2N+型区域202的宽度α2、第1N+型区域201的宽度α1为同样狭窄的构造，互相离开4μm的距离相对配置，在其周围配置绝缘区域203。在c构造中，也形成第1电流路径I1和第2电流路径I2。
第1电流路径I1，在从表面到第1和第2N+型区域的相对面OS以及两区域的底面附近间的绝缘区域203上形成，构成电子电流和空穴电流的路径。
第2电流路径I2，在比第1和第2N+型区域深的区域迂回，到达与两区域的相对面OS反向侧的侧面而形成。即，第1N+型区域201和第2N+型区域202都以与相对面OS反向的外侧的侧面为电流路径，在比第1电流路径I1更深的区域形成第2电流路径I2。
而且。如图25所示，第1N+型区域201在离开相对面OS的方向上设置曲折的延展部300a，在延展部300a和第2N+型区域202的绝缘区域中，形成作为导致传导度调制的电子电流和空穴电流的路径的第3电流路径I3也可以。
而且，同样地，第2N+型区域202在离开相对面OS的方向上设置曲折的延展部300b，在延展部300b和第1N+型区域201的绝缘区域中，形成作为导致传导度调制的电子电流和空穴电流的路径的第3电流路径I3也可以。
可以设置延展部300a、300b的任一方，在两区域都设置也可以。由此，形成如图25所示的电流路径I3，所以电流值增加，保护效果增大。
另外，β、γ、δ的值为上述的值最好，即使在其以下，与a构造相比，可确保较大的电流路径，最好尽量为确保各值的图形。
即，在构成保护元件200的第1N+型区域201(c构造的情况还有第2N+型区域202)的周围的绝缘区域203中，确保充分的空间(β、γ)以不阻碍第2电流路径I2或第3电流路径I3，保护元件200连接的被保护元件100或其他的结构要件及布线等，最好从第1N+型区域201离开外侧10μm以上进行配置。而且，芯片端部也阻碍电流路径，所以第1N+型区域201为配置在芯片端部的图形的情况下，最好与芯片端部的距离确保在10μm以上。
图26表示在芯片上集成被保护元件100和保护元件200的一例。
图26是GaAsMESFET的芯片图形的一例。在GaAs基板203上配置FET，在FET的栅极电极106上连接电阻R。源极电极焊盘SP、漏极电极焊盘DP、以及电阻器R的另一端的栅极电极焊盘GP分别设置在FET的周围。
这里，为使来自各焊盘的高频信号不泄露，作为隔离对策，在各焊盘的下面以及周边配置焊盘N+区域350。各焊盘的最下方的栅极金属层320与GaAs半绝缘型基板形成肖特基结，该焊盘N+区域350与各焊盘形成肖特基结。
即，图26(A)中，通过邻近漏极电极焊盘DP配置电阻器R，则构成电阻器R的N+型区域与邻近的焊盘N+型区域350的离开距离为4μm，在其周围配置绝缘区域203而形成保护元件200。电阻器的一部分为第1N+型区域201，漏极电极焊盘DP的下面及周边的焊盘N+型区域350的一部分为第2N+型区域202。即，在FET的栅极-漏极端子间并联连接保护元件200。在该图形中，电阻器R的宽度为α1，为5μm以下。而且确保作为第1N+型区域201的电阻器R的外侧的绝缘区域203的宽度β为10μm以上，配置其他的结构要件。该图形的情况下，β的端部为芯片的端部，确保从电阻器R到芯片端部的距离β为10μm以上。
而且，图26(B)也同样，通过邻近漏极电极焊盘DP配置电阻器R，则构成电阻器R的N+型区域与邻近的焊盘N+型区域350的离开距离为4μm，夹置半绝缘性基板101而形成保护元件200。同样，电阻器的一部分为第1N+型区域201，漏极电极焊盘DP的下面及周边的焊盘N+型区域350的一部分为第2N+型区域202。即，在FET的栅极-漏极端子间并联连接保护元件200。
在该图形中，电阻器R的宽度为α1，也为5μm以下。而且确保作为第1N+型区域201的电阻器R的外侧的绝缘区域203的宽度β为10μm以上，配置其他的结构要件。但与图26(A)相比，图26(B)中的β的距离有一些变短，而且可确保β为10μm以上的宽度也较窄。因此，与图26(A)相比，电流路径I2流过的电流变小。作为其对策，将电阻器R的一部分曲折设置延展部300，在漏极焊盘下方及周边N+区域350之间确保使电流路径I3流过的区域。该图形的情况下，电阻延展部300和芯片端部之间，以及漏极焊盘下方和周边的N+区域350和芯片端部之间的绝缘区域为使电流路径I3流过的区域。确保其宽度γ为10μm以上并形成保护元件200。即，与图26(A)相比，图26(B)中流过电流路径I2的电流小，但由于形成图26(A)中不存在的电流路径I3，可对GaAsMESFET的栅极-漏极间的肖特基结充分静电保护。
这样，本实施方式的保护元件200的第1N+型区域201和第2N+型区域的至少一方的高浓度区域的宽度为5μm以下，在其周围确保充分的绝缘区域(β、γ)，配置在被保护元件的2个端子间。
以上，绝缘区域203以GaAs的情况为例进行了说明，绝缘区域203为在如上所述基板中注入扩散杂质并绝缘化的区域(203b)也可以，此时为硅基板也同样可实施。
发明效果如上所述，依据本发明可获得以下多个效果。
第1，在包含容易静电破坏的PN结或肖特基结的被保护元件、或构成电容的被保护元件的2个端子间，通过并联连接高浓度区域-绝缘区域-高浓度区域构成的保护元件，可使外部施加的静电能量旁路。由此，在连接保护元件的端子间，在害怕静电破坏的结或电容存在的整个工作区域的路径途中通过保护元件放电静电能量，所以使被保护元件免受静电破坏。
第2，保护元件由高浓度区域-绝缘区域-高浓度区域构成，没有PN结，所以保护元件自身不产生寄生电容。可在与被保护元件的同一基板上制作保护元件，几乎没有寄生电容的增加，因此，可不使高频特性恶化而防止被保护元件的静电破坏。
第3，通过连接保护元件，使作为最低静电保护电压的2个端子间的静电破坏电压提高20V以上，甚或提高200V以上。
第4，通过与连接被保护元件端子的焊盘邻近连接保护元件，可施加静电能量后马上放电，可更加提高静电破坏电压。
第5，通过在与连接被保护元件的焊盘到工作区域的路径途中连接保护元件，可最有效地对工作区域中抗静电破坏弱的结或电容进行静电破坏保护。
第6，保护元件中放电静电能量的面与水平面的保护二极管不同，为垂直面，所以几乎不会导致芯片面积的增大，可对其进行集成化。
第7，保护元件200通过将作为保护元件端子的第1N+型区域201和第2N+型区域的至少一方的高浓度区域的宽度设为5μm以下，在绝缘区域203中形成第2电流路径I2，电子电流、空穴电流、复合的任一项都分布在广阔的范围，因此，提高传导度调制效率。
第8，通过第2电流路径I2，电流流过广阔的范围，所以温度降低，因此载流子的移动度上升，进一步增加电流。
第9，由于第2电流路径I2，施加的静电电压越高，则传导度调制效率越提高，电流路径越广阔，所以可自动调整传导度调制效果。
第10，通过使作为保护元件的一侧的端子的高浓度区域的宽度为5μm以下，第1电流路径I1也是静电电压越高，则电流越流过较深的位置，与第2电流路径I2同样可自动调整传导度调制效果。
第11，通过充分确保可能成为第2电流路径I2的绝缘区域203，可将静电破坏电压提高20倍以上。
第12，在b构造中，如果确保第1N+型区域201的外侧的绝缘区域203的宽度β为10μm以上，则第2电流路径I2变得更宽，可更加提高传导度调制效率。具体地说，如果确保β为25μm，则与a构造得保护元件相比至少可流过约10倍的电流。
第13，由于芯片上的配置，不能充分确保β或δ或相对面OS间的距离的情况下，第1N+型区域201在离开相对面OS的方向上曲折设置延展部300，在延展部300和其他结构要件之间确保宽度(γ)为10μm以上的绝缘区域203，在延展部300和第2N+型区域202间形成作为传导度调制效率高的电子电流和空穴电流的路径的第3电流路径I3。
由此，可在延展部300和第2N+型区域202的外侧方向上确保更大的电流路径。由于在装置的纵深方向也形成第3电流路径I3，纵深方向的电流也增加。
权利要求
1.一种保护元件，其特征在于保护元件包括具有2个侧面的第1高浓度杂质区域；与所述第1高浓度杂质区域的1个侧面相对配置，与该第1高浓度杂质区域相比其宽度更宽的第2高浓度杂质区域；配置在所述第1及第2高浓度杂质区域周围的绝缘区域；在所述第1及第2高浓度杂质区域的相对面之间以及该两区域的底面附近间的所述绝缘区域形成的作为电子电流和空穴电流的路径的第1电流路径；从所述第2高浓度杂质区域迂回到比所述第1及第2高浓度杂质区域更深的区域，在所述第1高浓度杂质区域的另一侧面的所述绝缘区域形成的作为电子电流和空穴电流的路径的第2电流路径，所述第1及第2高浓度杂质区域作为2个端子并联连接在被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。
2.如权利要求1所述的保护元件，其特征在于，在从所述第1高浓度杂质区域与所述第2高浓度杂质区域的所述相对面离开的方向上设置曲折的延展部，在该延展部与所述第2高浓度杂质区域间的所述绝缘区域中形成作为电子电流和空穴电流的路径的第3电流路径。
3.一种保护元件，其特征在于保护元件包括具有2个侧面的第1高浓度杂质区域；具有2个侧面，以与所述第1高浓度杂质区域同等的宽度与该区域相对配置1个侧面的第2高浓度杂质区域；配置在所述第1及第2高浓度杂质区域周围的绝缘区域；在所述第1及第2高浓度杂质区域的相对面之间以及该两区域的底面附近间的所述绝缘区域形成的作为电子电流和空穴电流的路径的第1电流路径；从所述第2高浓度杂质区域的另一侧面迂回到比所述第1及第2高浓度杂质区域更深的区域，直至所述第1高浓度杂质区域的另一侧面的所述绝缘区域形成的作为电子电流和空穴电流的路径的第2电流路径，所述第1及第2高浓度杂质区域作为2个端子并联连接在被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。
4.如权利要求3所述的保护元件，其特征在于，在从所述第1高浓度杂质区域与所述第2高浓度杂质区域的所述相对面离开的方向上设置曲折的延展部，在该延展部与所述第2高浓度杂质区域间的所述绝缘区域中形成作为电子电流和空穴电流的路径的第3电流路径。
5.如权利要求3所述的保护元件，其特征在于，在从所述第2高浓度杂质区域与所述第1高浓度杂质区域的所述相对面离开的方向上设置曲折的延展部，在该延展部与所述第1高浓度杂质区域间的所述绝缘区域中形成作为电子电流和空穴电流的路径的第3电流路径
6.如权利要求1或3所述的保护元件，其特征在于，第1高浓度杂质区域的宽度在5μm以下。
7.如权利要求1或3所述的保护元件，其特征在于，所述第2电流路径具有比所述第1电流路径高得多的传导度调制效率。
8.如权利要求1或3所述的保护元件，其特征在于，流过所述第2电流路径的电流值等于或大于流过所述第1电流路径的电流值。
9.如权利要求1或3所述的保护元件，其特征在于，所述第2电流路径确保从所述第1高浓度杂质区域的所述另一侧面离开10μm以上的宽度。
10.如权利要求1或3所述的保护元件，其特征在于，所述第2电流路径确保从所述第1和第2高浓度杂质区域底部沿纵深方向离开20μm以上的宽度。
11.如权利要求1或3所述的保护元件，其特征在于，所述第2电流路径随着所述静电能量的增加而电流路径变宽，由此提高传导度调制效率。
12.如权利要求1或3所述的保护元件，其特征在于，第1高浓度杂质区域和第2高浓度杂质区域之间的电容为40fF以下，通过在被保护元件的2个端子间并联连接第1高浓度杂质区域和第2高浓度杂质区域的2个端子，与连接前相比提高静电破坏电压10倍以上。
13.如权利要求2或4或5所述的保护元件，其特征在于，所述第3电流路径具有比所述第1电流路径高得多的传导度调制效率。
14.如权利要求2或4或5所述的保护元件，其特征在于，所述第3电流路径确保从所述曲折部的侧面离开10μm以上的宽度。
15.如权利要求2或4或5所述的保护元件，其特征在于，所述第3电流路径随着所述静电能量的增加而电流路径变宽，由此提高传导度调制效率。
16.一种保护元件，其特征在于保护元件包括第1高浓度杂质区域；第2高浓度杂质区域；连接配置在所述第1及第2高浓度杂质区域周围的绝缘区域，在所述第1及第2高浓度杂质区域的至少一方中，与相对于所述两高浓度杂质区域的面反向一侧的所述绝缘区域确保在10μm以上，所述第1及第2高浓度杂质区域作为2个端子并联连接在具有PN结或肖特基结的被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。
17.一种保护元件，其特征在于保护元件包括第1高浓度杂质区域；第2高浓度杂质区域；连接配置在所述第1及第2高浓度杂质区域周围的绝缘区域，在所述第1及第2高浓度杂质区域的至少一方中，与相对于所述两高浓度杂质区域的面反向一侧的所述绝缘区域确保在10μm以上，所述第1及第2高浓度杂质区域作为2个端子并联连接在构成电容的被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。
18.一种保护元件，其特征在于保护元件包括第1高浓度杂质区域；第2高浓度杂质区域；连接配置在所述第1及第2高浓度杂质区域周围的绝缘区域，在所述第1及第2高浓度杂质区域相对的面的延展方向上所述绝缘区域确保在10μm以上，所述第1及第2高浓度杂质区域作为2个端子并联连接在具有PN结或肖特基结的被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。
19.一种保护元件，其特征在于保护元件包括第1高浓度杂质区域；第2高浓度杂质区域；连接配置在所述第1及第2高浓度杂质区域周围的绝缘区域，在所述第1及第2高浓度杂质区域相对的面的延展方向上所述绝缘区域确保在10μm以上，所述第1及第2高浓度杂质区域作为2个端子并联连接在构成电容的被保护元件的2个端子间，所述被保护元件的2个端子间施加的静电能量在所述第1及第2高浓度杂质区域间放电，衰减所述静电能量。
全文摘要
本发明提供一种保护元件。微波FET所具有的内在肖特基结(接合)电容或PN结电容小，这些结的抗静电能力弱。但是，在微波器件中通过连接保护二极管增加了寄生电容，但导致高频特性的恶化，存在不能采取该方法的问题。本发明在PN结、肖特基结或具有电容的被保护元件的2端子间并联连接由第1N
文档编号H01L29/80GK1572026SQ03801340
公开日2005年1月26日 申请日期2003年9月8日 优先权日2002年9月9日
发明者浅野哲郎, 榊原干人, 平井利和 申请人:三洋电机株式会社