专利名称：隔离沟槽的侧壁掺杂方法
技术领域：
本发明有关一种隔离沟槽(isolation trench)的制造方法，且特别是有关一种隔离沟槽的侧壁(sidewall，简称SW)掺杂方法。
背景技术：
半导体的元件隔离区用隔离相邻的场效应晶体管间，藉以防止相邻的场效晶体管间产生漏电流。而现有的隔离沟槽的制造方法即为一种普遍的元件隔离方法，其先于衬底上形成垫氧化层(pad oxide)与研磨终止层，再利用各向异性(anisotropic)干式蚀刻，以于半导体衬底中蚀刻出沟槽。接着，再将绝缘材质填满沟槽，作为元件隔离结构。
由于跨过隔离区与有源区(active area)角落的元件(corner device)会在有源区角落形成较大的电场，造成低于起始电压的漏电流(sub-thresholdleakage)。随着元件尺寸不断地缩小，晶体管沟道的距离也不断缩小的趋势下，上述低于起始电压漏电流的情况变得更为明显，因而造成所谓窄沟道宽度效应(narrow channel width effect)。为了解决前述问题，美国专利号US5,960,276即揭示于隔离沟槽进行一侧壁掺杂的工艺，请参考图1，其为一种隔离沟槽的侧壁掺杂方法的制造流程剖面示意图。请参照图1，在衬底100上形成一垫氧化层101与一研磨终止层102，再利用各向异性干式蚀刻于其中蚀刻出沟槽104。接着，进行一光刻工艺形成一掩模层109遮蔽住PMOS区域，暴露出NMOS区域。之后，进行一侧壁掺杂工艺106，以于沟槽104侧壁的衬底100中形成掺杂区110。
然而，由于沟槽104经过侧壁掺杂工艺106进行后，除了在沟槽104侧壁的顶部的衬底100中会形成掺杂区，而且在沟槽104底部以及整个侧壁的衬底100中也会形成掺杂区110。侧壁处的掺杂区110与后续晶体管的源极/漏极(source/drain)掺杂区重叠使得结梯度(junction gradient)提高，而使该处的电场将会因此上升，进而引发结漏电(junction leakage)的情形。
发明内容
因此，本发明的目的是提供一种隔离沟槽的侧壁掺杂方法，以防止低于起始电压的漏电流。
本发明的再一目的是提供一种隔离沟槽的侧壁掺杂方法，可防止结漏电的产生。
根据上述与其它目的，本发明提出一种隔离沟槽的侧壁掺杂方法，其先提供一衬底，其具有至少一沟槽，再于沟槽中形成一阻挡层，其中阻挡层的顶面低于衬底的顶面。随后，进行一侧壁掺杂工艺，以于沟槽侧壁顶部的衬底中形成一掺杂区，再去除沟槽中的阻挡层。
本发明另外提出一种隔离沟槽的侧壁掺杂方法，适用于具有数个沟槽的一衬底，且衬底包括一第一区域以及一第二区域，其步骤包括于衬底上先形成一阻挡层，以填满沟槽。之后，提供一图案化模具(patterned mold)，其包括至少一凸出部分以及至少一凹陷部分，其中凸出部分对应于衬底的第一区域，而凹陷部分对应于衬底的第二区域。随后，将图案化模具压入阻挡层中，以降低对应于凸出部分的第一区域的阻挡层的厚度。然后，将模具从阻挡层移开，再进行一蚀刻工艺，以去除部分阻挡层，暴露出第一区域的沟槽侧壁顶部的衬底。接着，进行一侧壁掺杂工艺，以于第一区域沟槽侧壁顶部的衬底中形成一掺杂区，再去除阻挡层。
本发明因为在进行侧壁掺杂工艺时，除了沟槽侧壁顶部外其余部分如沟槽底部及后续阱区(well area)相邻的沟槽侧壁都有阻挡层的保护，所以不会造成与后续晶体管的源极/漏极掺杂区重叠，而引发结漏电的情形。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下，其中图1是现有一种隔离沟槽的侧壁掺杂方法的制造流程剖面示意图；图2A至图2D是依照本发明的一第一实施例的隔离沟槽的侧壁掺杂的制造流程剖面示意图；以及图3A至图3D是依照本发明的一第二实施例的隔离沟槽的侧壁掺杂的制造流程剖面示意图。
附图中的附图标记说明如下
100，200，300衬底 101，201，301垫氧化层102，202，302研磨终止层104，204，304沟槽106，206，306离子注入工艺 109，209掩模层110，210，310掺杂区208，308阻挡层212a，312a第一区域 212b，312b第二区域314模具316主体318凸出部分320凹陷部分具体实施方式
本发明的概念是利用一阻挡层保护不想被掺杂的区域，以达到优化的掺杂结果。
第一实施例图2A至图2D是依照本发明的一第一实施例的隔离沟槽(isolationtrench)的侧壁(sidewall)掺杂的制造流程剖面示意图。请先参照图2A，本实施例是先提供一衬底200，其中具有至少一沟槽204。而且因为形成沟槽204的步骤例如是先于衬底200上形成一垫氧化层(pad oxide)201，再于垫氧化层201上形成一研磨终止层202，再以研磨终止层202为掩模，于衬底200中形成沟槽204。所以，在衬底200上残留有一垫氧化层201以及一研磨终止层202。之后，于衬底200上形成一阻挡层208，以填满沟槽204，其步骤包括旋涂工艺(spin-on coating)或化学气相沉积工艺，且阻挡层208例如是光致抗蚀剂层(photoresist layer)、抗反射层(ARC)、旋涂绝缘层(spin-ondielectric layer)、具掺杂绝缘层(doped dielectric layer)等。前述形成一阻挡层208之前亦可选择先在沟槽204上形成一热氧化衬层(thermal oxide liner)(未绘示)。
接着，请参照图2B-1，去除部分阻挡层208，以暴露出沟槽204侧壁顶部的衬底200，使阻挡层208的顶面低于衬底200的顶面。而去除部分阻挡层208的步骤为进行一蚀刻工艺，例如是反应离子蚀刻工艺或一湿式蚀刻工艺。接着，可以选择进行一光刻工艺的步骤，形成一掩模层209，例如是一光致抗蚀剂层，以遮蔽住第二区域212b，暴露出第一区域212a。其中第一区域212a与第二区域212b所形成的MOS的导电型不同，第一区域212a例如是NMOS区域，第二区域212b例如是PMOS区域。此时，假使阻挡层208是光致抗蚀剂层的话，则需先进行一硬烤工艺(hard bake process)，以硬化阻挡层208。另外，请参照图1，现有技术中进行光刻工艺形成掩模层109时，衬底100表面落差包括垫氧化层101、研磨终止层102的厚度及沟槽104的深度。相较于现有技术，本发明在此进行光刻工艺步骤形成掩模层209时，因沟槽204已被阻挡层208部分填满，所以可以降低表面落差，可增加光刻工艺的工艺窗(process window)。除此之外，若阻挡层208若是抗反射层时，更可减少曝光时的反射光源，进一步增加光刻工艺的工艺窗。
接于图2A步骤之后，前述图2B-1中所述方法亦可取代地使用另一方法，请参照图2B-2，先在在第二区域212b的阻挡层208上形成一图案化掩模层209，例如是一光致抗蚀剂层。再利用图案化掩模层209作为蚀刻掩模，对阻挡层208进行一蚀刻工艺，例如是反应离子蚀刻工艺或一湿式蚀刻工艺，以去除部分阻挡层208，以暴露出第一区域212a的沟槽204侧壁顶部的衬底200，使所留下的阻挡层208的顶面低于衬底200的顶面。相较于现有技术，本发明在此进行光刻工艺步骤形成掩模层209时，因沟槽204已被阻挡层208完全填满，所以可以降低表面落差，可增加光刻工艺的工艺窗。除此之外，若阻挡层208若是抗反射层时，更可减少曝光时的反射光源，进一步增加光刻工艺的工艺窗。
随后，请参照图2C-1及2C-2，进行一侧壁掺杂工艺206，如离子注入工艺(ion implantation，简称I/I)，以于暴露出的沟槽204侧壁顶部的衬底200中形成一掺杂区210。此离子注入的离子型态与后续晶体管的源极/漏极的掺杂型态相反，若后续晶体管为NMOS，则离子注入的离子型态则为P型离子(譬如是硼离子)，且离子注入的深度较后续晶体管的源极/漏极掺杂区为浅。离子注入的条件例如是能量在5-40KeV之间，剂量在5×1012-1×1014ions/cm2(离子/厘米2)之间，与衬底200的垂直方向的夹角在5-30度之间。
最后，请参照图2D，去除沟槽204中的阻挡层208及掩模层209(请见图2C-1及2C-2)，以接续之后的半导体工艺。
第二实施例图3A至图3D是依照本发明的一第二实施例的隔离沟槽的侧壁掺杂的制造流程剖面示意图，此第二实施例为利用纳米印刻技术(nanoimprintlithography)，实施方法请参照美国专利号US6,482,742所述，本发明不另详述。请先参照图3A，本实施例适用于具有数个沟槽304的衬底300，衬底300上残留有一垫氧化层301以及一研磨终止层302，且衬底300包括一第一区域312a以及一第二区域312b，其中位于第一区域312a的沟槽304即为待进行沟槽侧壁掺杂的沟槽。其中第一区域312a与第二区域312b所形成的MOS的导电型不同，其中第一区域312a例如是NMOS区域，第二区域312b例如是PMOS区域。然后，于衬底300上形成一阻挡层308，以填满沟槽304，其步骤包括旋涂工艺，且阻挡层308例如是光致抗蚀剂层、抗反射层、旋涂绝缘层、热塑性高分子层(thermoplastic polymer)、热硬化层(heat-hardening layer)、辐射硬化层(radiation-hardening layer)等。前述形成一阻挡层308之前亦可选择先在沟槽304上形成一热氧化衬层(未绘示)。
请继续参照图3A，提供一图案化模具314，且模具314是由一主体316与置于主体316下的一凸出部分(protruding portion)318以及一凹陷部分(recess portion)320所组成，其中凸出部分318对应于衬底300的第一区域312a，而凹陷部分320对应于衬底300的该二区域312b。
接着，请参照图3B，将模具314压入阻挡层308中，以降低对应于凸出部分318的第一区域312a的阻挡层308的厚度，并将模具314中的图案转印至阻挡层308上。其中，将模具314压入阻挡层308中时还可选择增加进行一加热工艺或进行一辐射照射工艺的步骤，以使阻挡层308硬化。然后，将模具314从阻挡层308移开。
随后，请参照图3C，进行一蚀刻工艺，以去除部分阻挡层308，暴露出第一区域312a的沟槽304侧壁顶部的衬底300，其中进行蚀刻工艺的步骤例如是进行一反应离子蚀刻工艺或一湿式蚀刻工艺。之后，进行一侧壁掺杂工艺306，如离子注入工艺，以于沟槽304侧壁顶部的衬底300中形成一掺杂区310。此离子注入的离子型态与后续晶体管的源极/漏极的掺杂型态相反，若后续晶体管为NMOS，则离子注入的离子型态则为P型离子(譬如是硼离子)，且离子注入的深度较后续晶体管的源极/漏极掺杂区为浅。离子注入的条件例如是能量在5-40KeV之间，剂量在5×1012-1×1014ions/cm2之间，与衬底300垂直方向的夹角在5-30度之间。
最后，请参照图3D，去除阻挡层308(请参照图3C)，以接续之后的半导体工艺。相较于第一实施例需要阻挡层208及掩模层209双层结构(请参照图2B-1及2B-2)，此第二实施例配合纳米印刻技术则仅需要阻挡层308单层结构(请参照图3C)，如此可以进一步减少工艺复杂度。
综上所述，本发明的特点在于进行侧壁掺杂工艺时，除了沟槽侧壁顶部外其余部分如沟槽底部及后续阱区(well area)相邻的沟槽侧壁，所以不会造成与后续晶体管的源极/漏极掺杂区重叠，而引发结漏电的情形。并达到防止跨过隔离区与有源区角落的元件低于起始电压漏电流的目的。
虽然本发明已以优选实施例公开如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，当可作各种的更动与润饰，因此本发明的保护范围当以所附的权利要求所确定的为准。
权利要求
1.一种隔离沟槽的侧壁掺杂方法，包括提供一衬底，该衬底具有多个沟槽；于该些沟槽中形成一阻挡层，该阻挡层的顶面低于该衬底的顶面；进行一侧壁掺杂工艺，以于该些沟槽侧壁顶部的该衬底中形成一掺杂区；以及去除该些沟槽中的该阻挡层。
2.如权利要求1所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺所形成的该掺杂区的掺杂型态与该些沟槽周围的该衬底中预定形成的源极/漏极的掺杂型态相反。
3.如权利要求2所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺包括一离子注入工艺。
4.如权利要求3所述的隔离沟槽的侧壁掺杂方法，其中该离子注入工艺的条件包括能量在5-40KeV之间、剂量在5×1012-1×1014ions/cm2之间以及与该衬底的垂直方向的夹角在5-30度之间。
5.如权利要求2所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺所形成的该掺杂区的深度较浅于该些沟槽周围的该衬底中预定形成的源极/漏极的结深度。
6.如权利要求1所述的隔离沟槽的侧壁掺杂方法，其中形成该阻挡层的步骤包括于该衬底上形成一阻挡材料层，以填满该些沟槽并覆盖该衬底的表面；以及进行一蚀刻工艺，以去除该衬底上的该阻挡材料层以及该些沟槽上的部分该阻挡材料层，留下该些沟槽的该阻挡材料层，以形成该阻挡层。
7.如权利要求6所述的隔离沟槽的侧壁掺杂方法，其中该阻挡层包括光致抗蚀剂层、抗反射层、旋涂绝缘层、具掺杂绝缘层、热塑性高分子层、热硬化层与辐射硬化层其中之一。
8.如权利要求7所述的隔离沟槽的侧壁掺杂方法，其中于该衬底上形成该阻挡层的步骤包括旋涂工艺与化学气相沉积工艺其中之一。
9.如权利要求6所述的隔离沟槽的侧壁掺杂方法，其中该蚀刻工艺包括反应离子蚀刻工艺与湿式蚀刻工艺其中之一。
10.一种隔离沟槽的侧壁掺杂方法，包括提供一衬底，该衬底区分为一第一区域与一第二区域，且该衬底的该第一与该第二区域具有多个沟槽；于该衬底上形成一阻挡材料层，以填满该些沟槽；于该衬底上形成一掩模层，以覆盖该第二区域；进行一蚀刻工艺，以去除部分该阻挡材料层，使留在该第一区域的该些沟槽中的阻挡材料层的顶面低于该衬底的顶面；进行该侧壁掺杂工艺，以于该些沟槽侧壁顶部的该衬底中形成一掺杂区；以及去除该掩模层与该阻挡材料层。
11.如权利要求10所述的隔离沟槽的侧壁掺杂方法，其中该蚀刻工艺步骤在形成该掩模层的步骤之前进行。
12.如权利要求10所述的隔离沟槽的侧壁掺杂方法，其中该蚀刻工艺步骤在形成该掩模层的步骤之后进行。
13.如权利要求10所述的隔离沟槽的侧壁掺杂方法，其中该蚀刻工艺包括反应离子蚀刻工艺与湿式蚀刻工艺其中之一。
14.如权利要求10所述的隔离沟槽的侧壁掺杂方法，其中该阻挡材料层包括光致抗蚀剂层、抗反射层、旋涂绝缘层、具掺杂绝缘层其中之一，该掩模层包括光致抗蚀剂层。
15.如权利要求14所述的隔离沟槽的侧壁掺杂方法，其中于该衬底上形成该阻挡层的步骤包括旋涂工艺与化学气相沉积工艺其中之一。
16.如权利要求10所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺所形成的该掺杂区的掺杂型态与该第一区域的该衬底中预定形成的源极/漏极的掺杂型态相反。
17.如权利要求16所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺包括一离子注入工艺。
18.如权利要求17所述的隔离沟槽的侧壁掺杂方法，其中该离子注入工艺的条件包括能量在5-40KeV之间、剂量在5×1012-1×1014ions/cm2之间以及与该衬底的垂直方向的夹角在5-30度之间。
19.如权利要求16所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺所形成的该掺杂区的深度较浅于第一区域的该衬底中预定形成的源极/漏极的结深度。
20.如权利要求10所述的隔离沟槽的侧壁掺杂方法，其中该第一区域与该第二区域所形成的MOS的导电型不同。
21.一种隔离沟槽的侧壁掺杂方法，包括提供一衬底，该衬底区分为一第一区域与一第二区域，且该第一与该第二区域的该衬底中已形成多个沟槽；于该衬底上形成一阻挡层，其中在该第二区域的该阻挡层填满该些沟槽并覆盖该衬底表面，但在该第一区域的该阻挡层仅填入该些沟槽而裸露出衬底表面，且填入该第一区域的该些沟槽中的该些阻挡层的顶面低于该衬底的顶面；进行该侧壁掺杂工艺，以于该些沟槽侧壁顶部的该衬底中形成一掺杂区；以及去除该阻挡层。
22.如权利要求21所述的隔离沟槽的侧壁掺杂方法，其中形成该阻挡层的步骤包括于该衬底上形成一阻挡材料层，该阻挡层填满该第一区域与该第二区域的该些沟槽，且在该第二区域的该阻挡层的厚度大于在该第一区域的该阻挡层的厚度；进行一蚀刻工艺，去除部分该阻挡材料层，以形成该阻挡层。
23.如权利要求22所述的隔离沟槽的侧壁掺杂方法，其中形成该阻挡材料层的步骤包括在该衬底上形成一材料层，以填满该第一区域与该第二区域的该些沟槽，该第二区域的该材料层的厚度大致与该第一区域的该材料层的厚度相等；以及进行一纳米印刻工艺，将一模具压入该材料层中，以缩减该第一区域的该材料层的厚度，以形成该阻挡材料层。
24.如权利要求23所述的隔离沟槽的侧壁掺杂方法，其中该模具具有一图案，该图案至少包括一凸出部分以及一凹陷部分，其中该凸出部分对应于该衬底的该第一区域，而该凹陷部分对应于该衬底的该第二区域。
25.如权利要求23所述的隔离沟槽的侧壁掺杂方法，其中该材料层包括光致抗蚀剂层、抗反射层、旋涂绝缘层、热塑性高分子层、热硬化层与辐射硬化层其中之一。
26.如权利要求25所述的隔离沟槽的侧壁掺杂方法，其中将该模具压入该材料层的步骤时还包括进行一硬化步骤。
27.如权利要求26所述的隔离沟槽的侧壁掺杂方法，其中该硬化步骤是施行一加热工艺与一辐射照射工艺其中之一。
28.如权利要求22所述的隔离沟槽的侧壁掺杂方法，其中该蚀刻工艺包括反应离子蚀刻工艺与湿式蚀刻工艺其中之一。
29.如权利要求21所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺所形成的该掺杂区的掺杂型态与该第一区域的该衬底中预定形成的源极/漏极的掺杂型态相反。
30.如权利要求21所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺包括一离子注入工艺。
31.如权利要求30所述的隔离沟槽的侧壁掺杂方法，其中该离子注入工艺的条件包括能量在5-40KeV之间、剂量在5×1012-1×1014ions/cm2之间以及与该衬底的垂直方向的夹角在5-30度之间。
32.如权利要求21所述的隔离沟槽的侧壁掺杂方法，其中该侧壁掺杂工艺所形成的该掺杂区的深度较浅于第一区域的该衬底中预定形成的源极/漏极的结深度。
33.如权利要求21所述的隔离沟槽的侧壁掺杂方法，其中该第一区域与该第二区域所形成的MOS的导电型不同。
全文摘要
本发明公开一种隔离沟槽的侧壁掺杂方法，先提供一衬底，其具有一沟槽，再于沟槽中形成一阻挡层，其中阻挡层的顶面低于衬底的顶面。随后，进行一侧壁掺杂工艺，以于沟槽侧壁顶部的衬底中形成一掺杂区，再去除沟槽中的阻挡层。由于进行侧壁掺杂工艺时沟槽下半部有阻挡层的保护，所以不会掺杂至沟槽底部及整个侧壁，进而防止漏电流产生。
文档编号H01L21/76GK1601720SQ0315979
公开日2005年3月30日 申请日期2003年9月25日 优先权日2003年9月25日
发明者吴兆爵 申请人:茂德科技股份有限公司