专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法，特别是涉及由多层构成的半导体器件的制造方法。
背景技术：
以往，在芯片尺寸大而且具有微细图形的半导体器件的制造方法中，采用把各层图形(以下，叫做原有图形)分割成多个图形(以下，叫做分割图形)，把该分割图形互相连接起来进行曝光(以下，叫做分割曝光)的办法来形成1层原有图形，反复进行这些工序来制造由多层构成的半导体器件(例如，参看USP5561317，5731131)。
图6的平面图示出了用现有的制造方法制造的半导体器件的一部分的构造。参看图6，半导体器件90具有有源区91、多晶硅层92、接触孔93和金属层94、95。在这里，例示的是在数字摄象机这样的摄象装置中使用的半导体器件的1个像素。
有源区91成为光电变换部分。多晶硅层92将成为MOSFET的栅极电极，接触孔93将成为把层间连接起来的电极。金属层94、95则将成为布线。
在实际的半导体器件90中，上下左右连续地形成图6所示构造的图形。
图7(a)和(b)是用来说明图6所示的半导体器件的制造方法的说明图，图7(a)示出了该半导体器件的平面图，图7(b)示出了平面图上边的A-A’线处的剖面图。
参看图7(a)，在半导体器件90中，形成上下左右重复的图形。各层以重复的图形为原有图形，可采用把将之分割开来的多个分割图形互相连接起来的办法形成。图7(a)和(b)中的X-X’线，是分割图形间的连接缝。
图6和图7(a)、(b)所示的半导体器件的制造方法，采用首先在硅衬底(未画出来)上边成膜热氧化膜和SiN膜，用规定图形的掩模进行刻蚀的办法，剩下有源区91的图形。在形成了有源区91后，其次，借助于热氧化处理形成LOCOS(硅的局部氧化)膜(未画出来)。
其次，采用用规定图形的掩模进行离子注入的办法形成规定的扩散层。
其次，采用成膜多晶硅，用规定图形的掩模进行干法刻蚀的办法，形成将成为MOSFET的栅极电极的多晶硅层92。在形成了多晶硅层92之后，形成层间绝缘膜(未画出来)。
其次，在该层间绝缘膜上，用规定图形的掩模形成接触孔93。
其次，成膜Al-Cu膜，采用用规定图形的掩模进行干法刻蚀的办法，形成第1层的金属层94。在形成了金属层94之后，形成层间绝缘膜，在层间绝缘膜上形成通孔。
其次，成膜Al-Cu膜，采用用规定图形的掩模进行干法刻蚀的办法，形成第2层的金属层95。
含有多晶硅层的各层图形，可以采用以X-X’线为连接缝的分割曝光的办法形成。可采用用步进重复方式重复进行分割图形的形成和硅衬底的移动的办法来进行分割曝光。在分割曝光中，在形成各个分割图形之前，以设置在基底上的对准记号为标记进行对基底的位置对准(以下，叫做对准)。在分割曝光中，也可以对每一个图形进行调焦(例如，参看特开平04-326507号抄录)。此外，在这里虽然示出的是各层图形全都把同样的X-X’线当作连接缝进行分割曝光的例子，但是也可以使层间的连接缝错开(例如，参看USP6204912)。
借助于以上的制造方法，就可以容易地制造芯片尺寸大，而且具有微细图形的半导体器件。
在分割曝光中，各个分割图形借助于对准进行位置对准。但是，在对准中含有某种程度的误差(以下，叫做对准误差)。为此，在图7(a)的X-X’线中，在各层的分割图形间，有时候就会产生偏差。
在图7(b)中，示出了A-A’线的剖面处的多晶硅层的形状。
当在分割图形间存在着偏差时，用跨越X-X’线的2个分割图形的多晶硅层形成的栅极电极81和栅极电极82之间的间隔a’就与距离a不相等。另外，在图7(b)中虽然示出的是a’＜a的例子，当然，也可以是a’＞a。与此相反，栅极电极83和栅极电极84之间不存在分割图形的连接缝。因此，在栅极电极83和栅极电极84之间不会产生间隔的偏差。
此外，在邻近的电极或布线等之间虽然会产生寄生电容，但是，电极等即便是同一形状，如果距离不同则电容值也就不同。因此，跨越分割图形的连接缝的电容，就将变成为与不跨越连接缝的电容不同的值。在摄象装置等中，该电容差将作为像素间的输出差表现出来，在有的情况下在图象上会出现条纹。特别是在用做放大、传送信号的MOSFET的控制电极(布线)的层(在这里是多晶硅层)中，在相邻的电极(布线)间产生由连接缝引起的偏差，归因于此而使寄生电容不同的情况下，大多会成为一个大问题。
发明内容
本发明的目的在于提供降低对准误差的影响的半导体器件的制造方法。本发明至少要解决上述课题之一。
为了实现上述目的，本发明的半导体器件的制造方法，在用含有至少对于1层，把该层分割成多个，依次把分割后的各个图形连接起来，用分割曝光，形成图形的工序的多个的层构成的半导体器件的制造方法中，对于归因于与其它的布线之间的位置关系而会给半导体器件的动作造成实质的影响的层，用1块掩模用成批曝光工艺形成图形。
因此，至少那些对与别的布线之间的位置关系敏感的布线可用成批曝光工艺用恒定的位置关系形成。
此外，也可以规定为对于那些含有归因于与别的布线之间的位置关系而产生的寄生电容的值会给半导体器件的动作造成实质的影响的布线的层来说，用成批曝光工艺用恒定的位置关系形成。
因此，至少那些归因于与别的布线之间的位置关系而产生的寄生电容的值敏感的布线可用成批曝光工艺用恒定的位置关系形成。
此外，还可以规定为对于含有那些半导体器件具有借助于分别含有多个相同图形的层构成的相同构造的多个元件，当在元件间在寄生电容的值方面存在着差时，在各个元件的特性中，会产生对半导体器件的动作会造成实质上的影响那样的、偏差的布线的层来说，要用1块的掩模进行成批曝光工艺。
因此，可以用成批曝光工艺用恒定的位置关系形成对各个元件中的寄生电容的值敏感的布线，各个元件的特性可以均一化。
此外，也可以规定为如果半导体器件在借助于各个元件进行光电变换的摄象装置，在元件间存在着寄生电容器的值的差，则对于含有在图象中会产生可以辨认的那种程度的光电变换的输出差这样的布线的层来说，要用1块的掩模进行成批曝光工艺。
因此，由于可以用成批曝光工艺用恒定的位置关系形成那些在对各个元件中的寄生电容的值敏感的布线，各个元件的光电变换特性可以均一化，故摄象装置不会受到在图象上可以辨认的那种程度的实质的影响。
倘根据本发明的一个形态，则对于那些含有半导体器件是CMOS面传感器，各个元件构成CMOS面传感器的各个CMOS传感器，没有CMOS传感器内的场效应晶体管的栅极电极，产生寄生电容的布线的层来说，要用1块掩模进行成批曝光工艺。
倘根据本发明的一个形态，则那些归因于与别的布线之间的位置关系而给半导体器件的动作造成实质的影响的布线，是要直接连接到半导体层上的布线，倘根据更为具体的形态，则该布线由多晶硅构成。
此外，也可以规定为仅仅对于那些含有与别的布线之间的位置关系会对半导体器件的动作造成实质的影响的布线的层，用成批曝光工艺形成，对其它的层则用分割曝光形成。
如上所述，由于仅仅那些对与别的布线之间的位置关系敏感的布线用成批曝光工艺有恒定的位置关系形成，故半导体器件可以在别的层含有微细的图形而不会给动作方面造成实质的影响。
此外，也可以规定为对于那些在含有与别的布线之间的位置关系会对半导体器件的动作造成实质的影响的层以前形成的层来说，用成批曝光工艺形成，对于在其后形成图形的其它的所有的层来说，都用分割曝光形成。
此外，由于一直到含有对与别的布线之间的位置关系敏感的布线的层为止都可以用成批曝光工艺形成，故成批曝光工艺的对准，只要对成批曝光工艺后的基底的图形进行位置对准即可故是容易的，此外，还可以均一地得到对与别的布线之间的位置关系敏感的布线与基底图形之间的位置关系。
本发明的其它的特征和优点，将会从参照以下附图进行的说明中显现出来，在其全部的附图中同一参照标号用来标注同一部分或相同的部分。
附图的简单说明图1的平面图示出了本实施形态的半导体器件的1个像素量的电路。
图2A和2B是用来对图1所示的半导体器件的制造方法的各个工序进行说明的说明图。
图3A和3B是用来对图1所示的半导体器件的制造方法的各个工序进行说明的说明图。
图4是用来对图1所示的半导体器件的制造方法的各个工序进行说明的说明图。
图5(a)、(b)的平面图和剖面图示出了本实施形态的半导体器件中跨越分割图形连接缝部分的构造。
图6的平面图示出了用现有的制造方法制造的半导体器件的一部分的构成。
图7(a)、(b)是用来说明图5所示的半导体器件的制造方法的说明图。
作为与说明书形成一个整体或构成其一部分的这些
了本发明的实施形态并与说明书一起用来说明本发明的原理。
具体实施例方式
下面边参看附图边对本发明的一个实施形态进行说明。
本发明的半导体器件，可在数字摄象机这样的摄象装置等中使用，芯片尺寸大而且具有微细图形。
图1的平面图示出了本实施形态的半导体器件的1个像素量的电路。由图1可知，半导体器件10具有有源区11、多晶硅层12、接触孔13和金属层14、15。
有源区11将成为光电变换部分。一般把包括外围电路且像素部分也用CMOS工艺形成的传感器叫做CMOS传感器。在像素内具有光电二极管(未画出来)。把具有矩阵状排列的多个像素的固体摄象装置叫做CMOS面传感器。
用多晶硅层12形成构成CMOS传感器的各个MOSFET的栅极电极。在MOSFET中含有用来从多个像素中选择任意像素的选择晶体管，和用来传送被选中像素的光电变换输出的传送晶体管。
接触孔13将成为把层间连接起来的电极。用金属层14、15形成布线。
在实际的半导体器件中，矩阵状地连续地形成图1所示构造的图形。半导体器件10起着把像素配置成规定的行数和列数的矩阵状的CMOS面传感器的作用。因此，该CMOS面传感器采用选择各个像素，取入各个像素的光电变换输出的办法，取得图象数据。
图2A到图4是用来对图1所示的半导体器件的制造方法的各个工序进行说明的说明图。
参看图2A，首先，在硅衬底(未画出来)上边成膜热氧化膜和SiN膜，采用用规定图形的掩模进行干法刻蚀的办法剩下有源区11的图形。有源区11由于不含有微细图形，故可以用1块掩模使整个层曝光而不必进行缩小投影。为此，在形成有源区11的图形的工序中，借助于成批曝光工艺形成该层全体的图形。当形成了有源区11后，其次，就借助于热氧化处理形成LOCOS膜(未画出来)。
其次，参看图2B，采用成膜多晶硅，用规定图形的掩模进行干法刻蚀的办法，形成将构成MOSFET的栅极电极的多晶硅层12。多晶硅层12不含微细图形，易于受寄生电容的影响。寄生电容例如在由多晶硅层12构成的2个栅极电极的布线间产生，其值取决于它们的布线间的位置关系而变化。此外，当该寄生电容的值变化时，就会对半导体器件的动作造成在图象上产生可以辨认那种程度的光电变换的输出差等实质的影响。为此，即便是在形成多晶硅层12的图形的工序中，也要用成批曝光工艺形成该层全体的图形。在形成了多晶硅层12之后，其次，形成层间绝缘膜(未画出来)。
其次，参看图3A，在层间绝缘膜上，用规定图形的掩模形成接触孔13。接触孔13需要进行微细的设计。为此，采用把层全体的图形(以下，叫做原有图形)分割成多个图形(以下，叫做分割图形)，用步进重复方式依次把该分割图形彼此连接起来进行曝光(以下，叫做分割曝光)的办法形成原有图形。
在分割曝光中，在形成各个分割图形之前，以设置在基底上的对准记号为标记，进行对基底的位置对准(以下，叫做对准)。但是，在对准中，含有某种程度的误差(以下，叫做对准误差)。
在图3A中，接触孔13的图形的连接缝处于Y-Y’线上。在该图中，强调地示出了在Y-Y’线的两侧，接触孔13的位置已错了开来的情况。但是，接触孔13的这种程度(按对准误差等级算约为0.1微米左右)的错开，不会在像素间的输出差上表现出来。
其次，参看图3B，采用成膜Al-Cu膜，用规定图形的掩模进行干法刻蚀的办法，形成金属层14。在金属层14需要进行微细设计的情况下就把原有图形分割成多个分割图形，用步进重复方式进行分割曝光。在图3B中，金属层14的图形的连接缝处于Z-Z’线上。在图3B中，在Z-Z’线的两侧强调地示出了金属层14的布线的位置已经稍稍错开的情况。但是，金属层14的这种程度的错开，不会在像素间的输出差上表现出来。另外，在本实施形态中，如图3B所示，Z-Z’线虽然与图3A所示的Y-Y’线处于同一位置上，但是也可以处于不同的位置。
当形成了金属层14后，其次，形成层间绝缘膜(未画出来)，在该层间绝缘膜上形成通孔(未画出来)。
其次，参看图4，采用成膜Al-Cu膜，用规定图形的掩模进行干法刻蚀的办法形成金属层15。在金属层15需要进行微细设计的情况下，就进行分割曝光。在图4中，金属层15的图形的连接缝处于W-W’线上。图4，在W-W’线的两侧强调地示出了金属层15的布线位置已经稍稍错开的情况。但是，金属层15的布线的这种程度的错开，不会在像素间的输出差上表现出来。另外，在本实施形态中，如图4所示，W-W’线虽然与图3A所示的Y-Y’线处于同一位置上，但是也可以处于不同的位置。
图5(a)、(b)的平面图和剖面图示出了本实施形态的半导体器件的跨越分割图形连接缝部分的构造。图5(a)是本实施形态的半导体器件的平面图，图5(b)示出了平面图上边的B-B’线处的剖面图。
参看图5(a)的平面图，在Y-Y’线的两侧用多晶硅层12形成的栅极电极的位置没有错开。
在图5(b)中示出了B-B’线的剖面处的多晶硅层12的形状。
跨越Y-Y’线的栅极电极21与栅极电极22之间的间隔，与所希望的距离b相等，此外，不跨越Y-Y’线的栅极电极23与栅极电极24之间的间隔也与距离a相等。
如上所述，由于借助于成批曝光工艺形成易于受寄生电容影响的多晶硅层12，用分割曝光形成难于受寄生电容的影响，且需要进行微细设计的接触孔13和金属层14、15，故可以制造在像素间在由多晶硅层12形成的栅极电极的寄生电容上不会产生偏差，可以进行在像素间没有输出差的图象的摄影的半导体器件10。
另外，在本实施形态中，对易于受寄生电容影响的多晶硅层12和在此之前形成图形的有源区11用成批曝光工艺进行图形形成，对其它的层(接触孔13和金属层14、15)则用分割曝光进行图形形成。因此，除去在多晶硅层12的各个栅极电极上产生的寄生电容上不会产生偏差之外，由于多晶硅层12和处于其基底上的有源区11之间的位置关系将变成为均一，故多晶硅层12的对准是容易的，而且各个像素的输出将变成为均一。但是，本发明并不限定于此，例如也可以用成批曝光工艺仅仅图形形成多晶硅层12，其它所有的层则都用分割曝光进行图形形成。
此外，在本实施形态中，虽然例示的是固体摄象装置的CMOS面传感器，但是本发明并不限定于此，可以广泛地应用于由多个层构成的半导体器件的制造。
此外，在本实施形态中，虽然一直到多晶硅层12为止都进行成批曝光工艺，但是，本发明并不限定于此。对那些归因于分割曝光中的对准误差而产生的寄生电容的值可作为CMOS面传感器的像素间的输出差对图象造成影响那样的图形的层，进行成批曝光工艺是理想的。在分割曝光中可以产生的对准误差由制造装置的性能决定。此外，归因于该误差而产生的寄生电容的值在像素间的差，由图形的材质或配置决定。再有，归因于寄生电容的差而产生的像素间的输出差，会影响寄生电容的产生部位。
倘采用本发明，由于至少那些对与别的布线之间的位置关系敏感的布线可用成批曝光工艺用恒定的位置关系形成，故可以制造在动作上不受实质上的对准误差的影响的能良好地动作的半导体器件。
此外，由于至少那些对归因于与别的布线之间的位置关系而产生的寄生电容的值敏感的布线可用成批曝光工艺用恒定的位置关系形成，故可以制造在动作上不受实质上的对准误差的影响的能良好地动作的半导体器件。特别是在CMOS面传感器中，要形成MOSFET的栅极电极(布线)的层(在本发明中是多晶硅层)就相当于此。
此外，由于对各个元件中的寄生电容的值敏感的布线可用成批曝光工艺用恒定的位置关系形成，各个元件的特性得以均一化，故可以制造在动作上不受实质上的影响的能良好地动作的半导体器件。
此外，由于对各个元件中的寄生电容的值敏感的布线可用成批曝光工艺用恒定的位置关系形成，各个元件的特性得以均一化，故可以制造不受可以在图象上辨认出来的那样的实质上的影响地良好地动作的半导体器件。
此外，由于可用成批曝光工艺用恒定的位置关系仅仅形成必须对与别的布线之间的位置关系值敏感的布线，各个元件的特性得以均一化，故可以制造在动作上不受实质上的影响地良好地动作的半导体器件。
此外，由于一直到含有对与别的布线之间的位置关系敏感的布线的层为止都可以用成批曝光工艺形成，故成批曝光工艺的对准，只要对成批曝光工艺后的基底的图形进行位置对准即可故是容易的，此外，还可以均一地得到对与别的布线之间的位置关系敏感的布线与基底图形之间的位置关系。
另外，在本发明中，至少要实现这些效果当中的一个效果。此外，本发明也可以采用把上述实施形态适宜组合起来的办法构造。
权利要求
1.一种半导体器件的制造方法，所述半导体器件在半导体衬底上具有多个层，所述制造方法包括至少将一层图形分割成多个并将分割后的各个图形连接起来进行图形形成的工序，对于包含归因于与其它的布线之间的位置关系而会给所述半导体器件的动作造成实质性影响的布线的层，使用1块掩模通过成批曝光工艺来形成图形。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于对于那些含有归因于与别的布线之间的位置关系而产生的寄生电容的值会给半导体器件的动作造成实质性影响的布线的层，使用1块掩模通过成批曝光工艺进行图形形成。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于所述半导体器件具有分别含有多个相同图形的、由所述多个层构成的具有相同构造的多个元件，对于那些含有在所述元件间的所述寄生电容值存在差别时在所述各个元件的特性中会产生对所述半导体器件的动作造成实质性影响的偏差的布线的层，使用1块的掩模进行成批曝光工艺。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于还具有含有光电变换部分的像素，对于那些含有在上述像素间的寄生电容值存在差别时会在图象上产生可以辨认的那种程度的光电变换的输出差那样的布线的层，使用1块掩模进行成批曝光工艺。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于包括用CMOS工艺形成上述各个像素和/或外围电路的工序，使用1块掩模对上述像素内的场效应晶体管的控制布线进行成批曝光工艺。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于使用1块掩模对与上述半导体衬底直接连接的布线进行成批曝光工艺。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于上述布线由多晶硅构成。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于仅仅对于那些含有与别的布线之间的位置关系会对所述半导体器件的动作造成实质性影响的布线的所述层用成批曝光工艺进行图形形成，对其它的所有层则用分割曝光进行图形形成。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于对于那些在含有与别的布线之间的位置关系会对所述半导体器件的动作造成实质性影响的布线的所述层以前进行图形形成的层用成批曝光工艺进行图形形成，对于在其后进行图形形成的其它所有的层，都用分割曝光进行图形形成。
10.一种半导体器件的制造方法，包括至少将一层图形分割成多个并将分割后的各个图形彼此连接起来进行图形形成的工序，所述制造方法包括在半导体衬底上形成MOS晶体管的源区和漏区的工序；形成该MOS晶体管的栅极绝缘膜和栅极电极的工序；形成含有与该栅极电极进行连接的栅极布线的布线层的工序；用成批曝光工艺图形形成该布线层以形成上述栅极布线的工序。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于还包括形成光电变换部分的工序。
全文摘要
本发明提供减小对准误差的影响的半导体器件的制造方法。半导体器件10具有由分别含有多个相同图形的多个层构成的相同构造的多个元件。对于要在含有当在元件间归因于与别的布线之间的位置关系而产生的寄生电容的值方面存在着差别时就会给半导体器件10的动作造成实质性影响那样的布线的层12以前进行图形形成的层11、12，用成批曝光工艺进行图形形成。对在此以后进行图形形成的其它的所有的层13、14、15都用分割曝光进行图形形成。
文档编号H01L21/3205GK1494112SQ0315858
公开日2004年5月5日 申请日期2003年9月19日 优先权日2002年9月20日
发明者山崎康生 申请人:佳能株式会社