专利名称：半导体存储器件及其使用镶嵌栅极和外延生长的制造方法
技术领域：
本公开涉及半导体存储器件，特别涉及半导体存储器件及其使用镶嵌栅极工艺和硅外延工艺的制造工艺，以防止由于层间绝缘层的空隙造成的焊盘桥连，以减小接触电阻，并确保位线接触的足够覆盖裕度。
背景技术：
通常，随着半导体器件尺寸的减小，单元间距也减小。随着单元间距减小，由于层间绝缘膜中间隙填充故障产生空隙，在单元接触中产生开口故障，各单元的接触电阻增加，位线接触中的覆盖裕度减小。
图1A到4A示出了常规半导体存储器的制造工艺的剖面图，图1B、2B、3B和4B示出了常规半导体存储器的制造工艺的平面图，其中图1A、2A、3A以及4A为沿图4B中的线IA-IA’截取的剖面图。
参考图1A和1B，半导体衬底100被分成场区101和有源区105。进行常规的浅沟槽隔离STI工艺在半导体衬底100的场区101中形成场隔离区110。
参考图2A和2B，在衬底100上形成跨越有源区105的栅极120。换句话说，在衬底100上，依次淀积栅极绝缘层121、多晶硅层123、钨(W)层125、以及帽盖氮化层127，并使用栅极掩模(未示出)构图形成栅极120。由氮化层组成的间隔层130形成在栅极120的侧壁上。
参考图3A和3B，第一层间绝缘层140淀积在衬底100上，进行常规的自对准接触工艺形成自对准的接触(SAC)150。随后，用于SAC接触焊盘如多晶硅层的导电层淀积，并进行化学和机械抛光CMP工艺或深蚀刻工艺形成SAC接触焊盘160。
参考图4A和4B，第二层间绝缘层170淀积在衬底100上，并构图形成位线接触180。位线接触露出了与随后工艺中的位线连接的SAC接触焊盘160的对应接触焊盘。在其它常规工艺中，例如用于形成位线、存储节点接触、电容器以及金属互连的工艺，依次进行这些步骤以制造常规的动态随机存取存储器DRAM器件。
然而，由于随着DRAM器件尺寸的减小单元间距随之减小，因此常规的DRAM器件制造方法存在以下问题。
首先，当进行第一层间绝缘层的间隙填充时，由于间隙填充故障造成的空隙造成焊盘之间的桥接故障。其次，SAC接触150的开口面积减小，产生开口故障，由于表面处理导致SAC接触焊盘160和有源区105之间的接触面积减小，使单元接触电阻增加。第三，栅极间隔层130的厚度减小，在栅极120和SAC接触焊盘160之间产生泄露。最后，位线接触180的覆盖裕度减小。
发明内容
本发明的实施例提供了一种半导体存储器件及其制造方法，使用镶嵌栅极工艺和硅外延工艺，能防止由于层间绝缘层中的空隙造成的焊盘之间的桥接失效。
本发明的其它实施例提供了一种半导体存储器件及其制造方法，其中用具有优良介电特性的栅极绝缘层形成栅极间隔层以防止栅极和接触焊盘之间的漏电流。
本发明的其它实施例提供一种半导体存储器件及其制造方法，能防止由开口面积减少和表面处理造成的接触开口故障和接触电阻的增加。
本发明的其它实施例能确保用于位线接触的足够覆盖裕度。
为获得以上讨论的和其它没有提到的目标和目的，本发明的优选实施例提供一种半导体存储器件，包括形成在硅衬底上并具有帽盖层的栅极，形成在每个栅极底部和侧壁上的绝缘层，由绝缘层包围并形成在栅极之间的第一导电层，制备在硅衬底上露出第一导电层和栅极的第一层间绝缘层，形成在露出的第一导电层上的第二导电层，以及形成在硅衬底上以包含露出第二导电层的位线接触的第二层间绝缘层。
优选地，第一导电层和第二导电层为外延的硅层，作为接触焊盘，第二导电层具有半球形，用露出的栅极覆盖。绝缘层为热氧化层或高介质层。优选地，栅极底部上的那部分为栅极绝缘层，栅极和第一导电层之间的其它部分为栅极间隔层，其中栅极绝缘层和栅极间隔层之间的厚度差异在7nm内。
此外，本发明的实施例提供了用于半导体存储器件的制造方法，包括在硅衬底上形成牺牲栅极，牺牲栅极相互分开设置。方法还包括在牺牲栅极之间的硅衬底的露出部分上形成第一导电层，形成第一层间绝缘层露出第一导电层和牺牲栅极，除去露出的牺牲栅极以形成开口，以及在开口中形成栅极。方法还包括在栅极顶部上形成帽盖层，在露出的第一导电层上形成第二导电层，在硅衬底上形成第二层间绝缘层，以及蚀刻第二层间绝缘层形成露出第二导电层的位线接触。
优选地，牺牲栅极包括氮化层。第一导电层为优选地通过各向异性外延生长而生长的硅层。第二导电层为优选地通过各向异性外延生长而生长的硅层，并具有半球形以用栅极覆盖。
优选地，栅极形成方法包括以下工艺在硅衬底上形成绝缘层，在绝缘层上淀积栅电极材料，以及通过化学机械抛光工艺蚀刻栅电极材料和绝缘层。绝缘层形成在栅极的底部和侧壁上并包围第一导电层，其中绝缘层包括通过热氧化工艺或其它淀积工艺淀积的氧化层，或通过淀积工艺淀积的高介质层。
优选地，帽盖层形成工艺包括以下工艺蚀刻部分栅极；在硅衬底上淀积绝缘层；以及深蚀刻绝缘层形成帽盖层。
为了更完整地理解本发明及其优点，现在参考下面结合附图的说明，其中类似的参考数字表示类似的部件。
图1A、2A、3A以及4A示出了常规半导体存储器的制造工艺的剖面图；图1B、2B、3B和4B示出了常规半导体存储器的制造工艺的平面图；图5A、6A、7A、8A、9A、10A、11A、12A和13A示出了根据本发明一个实施例的半导体存储器的制造工艺的剖面图；以及图5B、6B、7B、8B、9B、10B、11B、12B和13B示出了根据本发明一个实施例的半导体存储器的制造工艺的平面图。
具体实施例方式
现在详细地介绍本发明的一些优选实施例，它的例子显示在附图中。
图5到13示出了根据本发明一个实施例的制造工艺，其中各图的“A”部分为剖面图，各图的“B”部分为对应于相同图中所示剖面图的平面图。图5A到13A的剖面图为沿图13B中的线IIA-IIA’截取。
参考图5A和5B，硅衬底200包括场区201和有源区205。进行常规的浅沟槽隔离STI工艺形成STI场隔离区210。场隔离区210将有源区205与其它相邻的有源区205隔开。
参考图6A和6B，通过牺牲氧化工艺将牺牲栅极绝缘层的氧化层形成在硅衬底200上，氮化层淀积在氧化层上。构图氮化层和氧化层，形成包括牺牲栅极绝缘层(未示出)的牺牲栅极220。此时，形成牺牲栅极220跨越有源区205，以具有与在随后的工艺中形成的栅极相同的形状。根据形成牺牲栅极220，形成开口225，露出部分有源区205。开口225对应于将形成用于位线和电容器的接触焊盘的接触。
参考图7A和7B，在由开口25露出的部分有源区205上，通过各向异性外延生长工艺形成用于接触焊盘的第一硅层231。参考图8A和8B，在硅衬底200上淀积第一层间绝缘层240，进行化学机械抛光CMP平面化第一层间绝缘层240。在本发明的优选实施例中，形成用于接触焊盘的第一硅层231之后，形成第一层间绝缘层240，以防止由层间绝缘层中的空隙造成的焊盘之间的桥连故障。此外，这可以防止由于接触开口面积减小造成的开口故障，抑制了由于表面处理造成的接触电阻增加，尽可能减小有源区205和接触焊盘之间的接触面积的减小。
参考图9A和9B，通过除去包括牺牲绝缘层的牺牲栅极220，形成开口245。参考图10A和10B，通过热氧化工艺生长氧化层250，在衬底200的整个表面上淀积栅电极材料。通过CMP工艺蚀刻栅电极材料，在通过除去牺牲栅极220形成的开口245中形成镶嵌栅极260。氧化层250包围镶嵌栅极260的侧壁，并包围第一硅层231。
此外，镶嵌栅极260具有不同的结构，例如包括多晶硅层和钨金属层的叠层结构，或者多晶硅层和硅化物层的叠层结构。代替热氧化工艺，可以使用淀积工艺制备氧化层250。此外，代替氧化层250淀积高介质层，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、或者氧化钽(Ta2O5)。
对于氧化层250，栅极260底部上的部分251作为栅极绝缘层，栅极260侧壁上的部分253作为栅极间隔层。氧化层250的厚度从10到100。氧化层250的部分251和部分253之间的厚度差异在7nm以下。虽然通过热氧化工艺或淀积工艺氧化层250同时形成在栅极260的底部和侧壁上，但是仍存在氧化层250的部分251和253之间的厚度差异。该差异由硅衬底200和第一硅层231之间的不同掺杂浓度，并同时进行热氧化工艺氧化速率造成。换句话说，由淀积工艺期间硅衬底200和第一硅层231之间的台阶覆盖造成。
在本发明的优选实施例中，同时形成栅极绝缘层和包括氧化层250的栅极间隔层，以具有相同的厚度。此外，栅极间隔层253由具有与栅极绝缘层一样的优良介质特性的热氧化层形成，以防止栅极260和随后工艺中的接触焊盘之间的漏电流。
参考图11A和11B，深蚀刻部分栅极260。淀积绝缘层，例如氧化层或氮化层，随后通过CMP工艺蚀刻在栅极260的顶部上形成帽盖层270。
参考图12A和12B，通过各向异性生长，第二硅层233生长在第一硅层231上，形成接触焊盘230。接触焊盘230包括第一硅层231和第二硅层233。由于在各向异性外延工艺中生长第二硅层233以具有半球形，接触焊盘230的横向延伸大于开口225(图6A)的横向延伸，并覆盖栅极260。因此，在随后的位线接触工艺中，可以确保足够的覆盖裕度。
参考图13A和13B，第二层间绝缘层280淀积在硅衬底上，然后蚀刻形成位线接触290，露出将与随后工艺中的位线连接的接触焊盘230的对应接触焊盘。
虽然图中没有示出，但依次形成位线、存储节点接触、电容器以及金属线，以制造根据本发明该实施例的DRAM器件。
如上所述，本发明的各实施例通过外延生长用于接触焊盘的硅层，然后形成层间绝缘层，可以防止层间绝缘层中的间隙填充故障造成的空隙。它防止了由于接触开口面积的减少造成的开口故障，并防止了由于表面处理期间有源区和接触焊盘之间的接触面积减少造成的接触电阻减小。还提高了位线接触的覆盖裕度。
虽然参考优选实施例具体示出和介绍了本发明，但本领域中的普通技术人员应该理解，在可以不脱离本发明的精神和范围，可以进行形式和细节的以上和其它变化。
权利要求
1.一种半导体存储器件，包括形成在硅衬底上的多个栅极，每个栅极具有帽盖层；形成在每个栅极底部和侧壁上的绝缘层；第一导电层，形成在栅极之间的硅衬底上并通过绝缘层与栅极隔开；第一层间绝缘层，形成在硅衬底上，并构成为露出第一导电层和栅极；第二导电层，形成在第一导电层上；以及第二层间绝缘层，形成在硅衬底上，并包含被构成以露出第二导电层的位线接触。
2.根据权利要求1的半导体存储器件，其中第二导电层具有半球形，并覆盖多个栅极中的相邻栅极。
3.根据权利要求1的半导体存储器件，其中第一导电层和第二导电层为外延的硅层，起接触焊盘的作用。
4.根据权利要求1的半导体存储器件，其中绝缘层包括热氧化层。
5.根据权利要求1的半导体存储器件，其中绝缘层包括高介质层。
6.根据权利要求1的半导体存储器件，其中形成在每个栅极底部上的绝缘层构成为栅极绝缘层，形成在每个栅极侧壁上绝缘层构成为栅极间隔层，其中栅极绝缘层和栅极间隔层之间的厚度差异小于7nm。
7.一种半导体存储器件的制造方法，包括在硅衬底上形成多个牺牲栅极，牺牲栅极相互分开设置；在牺牲栅极之间的硅衬底的露出部分上形成第一导电层；在硅衬底上形成第一层间绝缘层，露出第一导电层和牺牲栅极；通过除去牺牲栅极以形成多个开口；在多个开口中形成多个栅极；在每个栅极上形成帽盖层；在第一导电层上形成第二导电层；在硅衬底上形成第二层间绝缘层；以及通过蚀刻第二层间绝缘层形成露出第二导电层的位线接触。
8.根据权利要求7的方法，其中形成多个牺牲栅极包括使用氮化层形成多个牺牲栅极。
9.根据权利要求7的方法，其中形成第一导电层包括使用通过各向异性外延生长而生长的硅层形成第一导电层。
10.根据权利要求7的方法，其中形成第二导电层包括通过各向异性外延生长而生长的硅层形成第二导电层，其中硅层具有半球形并覆盖相邻的栅极。
11.根据权利要求7的方法，其中形成第一导电层和形成第二导电层包括一起作为接触焊盘而形成的第一导电层和第二导电层。
12.根据权利要求7的方法，其中形成多个栅极包括在硅衬底上形成绝缘层；在绝缘层上淀积栅电极材料；以及通过化学机械抛光工艺蚀刻栅电极材料和绝缘层。
13.根据权利要求12的方法，其中形成绝缘层包括在每个栅极的底部上形成栅极绝缘层；在每个栅极的侧壁上形成栅极间隔层；以及形成栅极绝缘层和栅极间隔层，以便它们之间的厚度差异不大于7纳米。
14.根据权利要求13的方法，其中形成栅极绝缘层和形成栅极间隔层包括通过热氧化工艺形成氧化层。
15.根据权利要求13的方法，其中形成栅极绝缘层和形成栅极间隔层包括使用淀积工艺形成高介质层。
16.根据权利要求7的方法，其中在每个栅极上形成帽盖层包括蚀刻每个栅极的一部分；在硅衬底上淀积绝缘层；以及深蚀刻绝缘层来形成帽盖层。
全文摘要
一种半导体存储器件及其制造方法，包括在硅衬底上形成牺牲栅极的工艺，牺牲栅极相互分开设置。方法还包括在牺牲栅极之间的硅衬底的露出部分上形成第一导电层，形成第一层间绝缘层露出第一导电层和牺牲栅极，除去露出的牺牲栅极以形成开口，以及在开口中顺序形成镶嵌栅极。方法还包括在栅极顶部上形成帽盖层，在露出的第一导电层上形成第二导电层，在硅衬底上形成第二层间绝缘层，以及蚀刻第二层间绝缘层形成露出第二导电层的位线接触。
文档编号H01L21/60GK1481028SQ0314726
公开日2004年3月10日 申请日期2003年7月11日 优先权日2002年7月12日
发明者宋斗宪 申请人:三星电子株式会社