专利名称：具有几何形状沟槽的沟槽型电容的制程的利记博彩app
技术领域：
本发明是有关于制造半导体集成电路的沟槽电容器的方法，特别是有关于一种具有几何形状沟槽的沟槽型电容的制程方法。
背景技术：
集成电路的发展技术日新月异，其发展趋势往功能强大，尺寸缩小与速度加快的方向前进，而动态随机存取内存(DRAM)的制造技术亦是如此，尤其是其存储容量的增加更是最重要的关键。
现今大多数的DRAM单元是由一个晶体管与一个电容器所构成。随着半导体制程朝着缩小半导体组件尺寸以提高组件密度的方向发展，DRAM存储容量也增加到512兆位以上，因此内存中存储胞的基底面积必须不断减少使集成电路能容纳大量存储胞而提高密度。在组件积集度要求越来越高的情况下，存储单元与晶体管的尺寸需要大幅缩小，才可能制造出存储容量更高，处理速度更快的DRAM。然而，传统堆栈式电容的设计方式，会占据太多芯片表面的面积而无法符合上述需求。
利用立体化的制程技术，可以大量地减少晶体管与电容器于半导体基底上所占布的面积，因此立体化技术开始被运用于DRAM的制程上，例如沟槽型电容器，相对于传统平板式晶体管占布半导体表面相当大的面积，无法满足目前高度积集化的需求，因此沟槽型电容器可大幅改善习知半导体存储单元的缺点，成为目前及未来制造半导体存储单元的主要潮流。
然而，在尺寸持续地细微化的情况下，动态随机存取内存中的沟槽储存结点电容(trench storage node capacitance)亦需随着设法增加储存电容以维持内存良好的操作性能，因此必须提升存储胞沟槽电容的表面积以储存充足的电荷。虽然沟槽型电容可借由增加沟槽深度来提升电容的表面积，但由于高深宽比的沟槽型电容在制程上有其限制，导致可增加的沟槽深度仍有一定的限定。
目前已广泛使用于增加动态随机存取内存的储存电容的方法为增加沟槽底部的宽度，像是例如形成一可提高表面积的瓶型沟槽电容(bottleshaped trench capacitor)，如图1a所示，是显示一习知的瓶形沟槽的制造方法的起始步骤。首先，于一硅基底10上形成一图案化垫层(padlayer)12，然后以该图案化垫层12为蚀刻罩幕，利用干蚀刻方式于该硅基底10中形成一沟槽14，而该沟槽14具有一上部周围部分16与一下部周围部分18，且其开口微距为13。
然后，如图1b所示，接着沉积一光阻层22于部分该沟槽14内而覆盖住该沟槽14的下部周围部分18。之后，顺应性沉积一复晶硅牺牲层20于该沟槽14上部周围部分16上。接着，如图1c所示，以非等向性蚀刻方式去除位于该垫层12及部分光阻层22上方的复晶硅牺牲层20。如此，即形成复晶硅牺牲层侧壁24于沟槽14的上部周围部分16上。
最后，如图1d所示，进行一湿蚀刻制程(亦称wet bottle蚀刻制程)，以氨水或稀释氢氟酸溶液(dilute HF solution)等向性蚀刻未被复晶硅牺牲层20保护的沟槽14下侧的硅基底10，而形成沟槽14的瓶状部分24，而该瓶状部分24其微距15大于该沟槽14的开口微距13。然而上述制程所须步骤复杂，需以分别的制程先形成深沟槽再制作瓶型沟槽，由于蚀刻制程易形成锥形的沟槽，因此增加制程上的困难度，且由于瓶形沟槽在制程时，不易控制沟槽下部的形状及瓶形沟槽的宽度，造成制程的不稳定性及几何结构上的干扰，增加制程的困难度。
因此，在不增加沟槽深度及沟槽底部宽度的前提下，发展一种具有增加电容表面积以提升储存电容的沟槽型电容是目前动态随机存取内存制造技术上的一项重要课题。
发明内容
本发明的目的在于提供一种具有几何形状沟槽的沟槽型电容的制程，是利用复数硬罩幕层的制程方式以改变沟槽型电容的沟槽形状，借由具有几何形状的沟槽以有效地增加沟槽型电容的表面积，以期在组件高度集积化及不增加沟槽深度的前提下，提升储存电容的能力以维持内存良好的操作性能。
此外，本发明提供一种在不需扩大沟槽底部宽度的情况下即能增加电容储存的沟槽型电容的制程。
为获致上述的目的，本发明所述的具有几何形状沟槽的沟槽型电容的制程，至少包括下列步骤提供一基底；形成一垫层结构于该基底表面；形成一第一硬罩幕层于该垫层结构上；形成一图案化的第二硬罩幕层于该第一硬罩幕层上，并露出部分的该第一硬罩幕层表面以构成一第一开口；形成一间隔层于上述第一开口侧壁以构成一较小的第二开口；形成一第三硬罩幕层以填满该第二开口；去除该间隔层，并以该第二硬罩幕层与该第三硬罩幕层作为蚀刻罩幕蚀刻该第一硬罩幕层，形成一具一第一硬罩幕层突出部分的第三开口；以及蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，以形成一具一中间突出部分的几何形状沟槽于该基板中。
根据本发明所述的具有几何形状沟槽的沟槽型电容的制程，其中蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，以形成一具一中间突出部分的几何形状沟槽于该基板中的步骤是包括蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，直至完全移除该第一硬罩幕层突出部分，以在基板上形成一环状凹槽；以及蚀刻该基板所构成的该环状凹槽及露出的该垫层结构，以形成一具一中间突出部分的几何形状沟槽于该基板中。
根据本发明所述的具有几何形状沟槽的沟槽型电容的制程，其中在以蚀刻方式去除部分该间隔层以露出该第二硬罩幕层表面及部分的该第一硬罩幕层表面以构成该第二开口的步骤中，该第二开口的宽度是与形成的该间隔层厚度成反比。
根据本发明所述的具有几何形状沟槽的沟槽型电容的制程，其中该几何形状沟槽的该中间突出部分的宽度是与该第二开口的宽度成正比。
本发明所述的具有几何形状沟槽的沟槽型电容的制程亦可以另一方式表现，至少包括下列步骤提供一基底；形成一垫层结构于该基底表面，该垫层结构依序由一垫氧化层与一垫氮化硅层所构成；形成一第一硬罩幕层于该垫层结构上；形成一图案化的第二硬罩幕层于该第一硬罩幕层上，并露出部分的该第一硬罩幕层表面以构成一第一开口；形成一间隔层于上述第一开口侧壁以构成一较小的第二开口；形成一第三硬罩幕层于露出的该第一硬罩幕层表面以填满该第二开口；对该第三硬罩幕层进行一平坦化制程以去除形成于该第二开口外的该第三硬罩幕层；去除该间隔层，并以该第二硬罩幕层与该第三硬罩幕层作为蚀刻罩幕蚀刻该第一硬罩幕层，形成一具一第一硬罩幕层突出部分的第三开口；去除该第二硬罩幕层与该第三硬罩幕层；蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，直至完全移除该第一硬罩幕层突出部分，以在基板上形成一环状凹槽；以及蚀刻该基板所构成的该环状凹槽，以形成一具一中间突出部分的几何形状沟槽于该基板中。
根据本发明所述的具有几何形状沟槽的沟槽型电容的制程，其中在形成一具一中间突出部分的几何形状沟槽于该基板的步骤后，更包括形成一埋层电极板于构成上述几何形状沟槽的部分上述基板内；以及形成一环(collar)绝缘层及至少一层的导电层于上述几何形状沟槽内。
图1a至图1d均为结构剖面图，是绘示一习知的瓶状沟槽型电容的制造流程；图2a至图2k均为结构剖面图，是绘示根据本发明一较佳实施例的具有几何形状沟槽的沟槽型电容的制造流程。
符号说明10-硅基底12-图案化垫层13-开口微距14-沟槽15-沟槽底部微距16-上部周围部分18-下部周围部分20-复晶硅牺牲层22-光阻层24-瓶状部分100-基板102-垫层结构106-中间突出部分110-第一硬罩幕层110a-第一硬罩幕层突出部分112-第二硬罩幕层114-第三硬罩幕层120-案化的光阻层124-间隔层
130-第一开口132-第二开口134-第三开口136-环状凹槽138-几何形状沟槽140-埋层电极板142-第一导电层144-第二导电层150-环绝缘层具体实施方式
为使本发明的上述目的、特征能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下图2a至图2j是绘示根据本发明一较佳实施例的具有几何形状沟槽的沟槽型电容的制程流程剖面图。
首先，如图2a所示，提供一半导体基底100，例如是P型硅基底、N型硅基底或磊晶硅基底。在本发明的叙述中，“基底”一词是包括半导体晶圆上已形成的组件与覆盖在晶圆上的各种涂膜，其上方可以已形成任何所需的半导体组件，不过此处为了简化图式，仅以平整的基板表示。在硅基底100表面形成一垫层结构102，而该垫层结构102，可例如由一垫氧化层与一垫氮化硅层所构成，是先形成该垫氧化层102于基板100的表面上，再形成该垫氮化硅层于该垫氧化层上。其中该垫氧化层，可例如为氧化硅层，其厚度可大约为50-300，形成方法例如是在摄氏850-950度的温度下进行热氧化程序(thermal oxidation)或是以常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)方式形成；该垫氮化硅层，其厚度可大约为1000-2000，形成方法是在750-800℃下以SiCl2H2及NH3的混合气体进行低压化学气相沉积。
接着，如图2b所示，依序形成一第一硬罩幕层110及一第二硬罩幕层112于该垫层结构上，并在第二硬罩幕层112表面上涂布一光阻层，并施行适当的微影制程定义出所需的光阻图案120。其中，该第一硬罩幕层110的材质可为硼磷硅玻璃(BPSG)、砷硅玻璃(AsSG)、磷硅玻璃(PSG)或是硼硅玻璃(BSG)，例如为硼硅玻璃(BSG)，其形成方法是以SiH4、BF3及B2H6的混合气体进行化学气相沉积步骤，形成的厚度是可为8000-15000，而在此较佳实施例中可例如为13000；该第二硬罩幕层112的材质是可为复晶硅(polysilicon)或掺杂的复晶硅，形成方法可例如为利用同步搀杂的低压化学气相沉积法(LPCVD)形成，其反应气体是PH3、SiH4与N2或AsH3、SiH4与N2的混合气体，反应温度介于500到650℃之间，其杂质离子浓度介于1E20到1E21原子/立方公分之间，形成的厚度是可为500-5000，而在此较佳实施例中可例如为3000。
接着，如图2c所示，利用图案化的光阻层120当作蚀刻罩幕，对第二硬罩幕层112施行一非等向性蚀刻程序，可例如为磁场增强式活性离子式电浆蚀刻法(MERIE)、电子回旋共振电浆蚀刻法(ECR)或传统的活性离子式电浆蚀刻法(RIE)，其电浆反应气体可例如为六氟化硫(SF6)、氧(O2)、氯(Cl2)和溴化氢(HBr)的混合气体，以将光阻层120的图案转移至第二硬罩幕层112上，并露出部分的第一硬罩幕层110表面，且形成一位于第二罩幕层112及第一罩幕层110表面内的一第一开口130。而该第一开口130的宽度范围大致为作为沟槽型电容的沟槽的宽度范围。然后，再以适当溶液或干式蚀刻程序去除光阻层。
接着，如图2d所示，顺应性形成一间隔层124于该第二硬罩幕层112及该第一开口130上，其中该间隔层124是由介电材质所构成，可例如为一含氮的硅化物，其形成方式可为低压化学气相沉积法(LPCVD)、电浆增强式化学气相沉积法(PECVD)、高密度电浆化学气相沉积法(HDPCVD)、大气压化学气相沉积法(APCVD)或次大气压化学气相沉积法(SACVD)，例如为利用低压化学气相沉积法，以二氯硅烷(SiCl2H2)与氨气(NH3)为反应原料沉积而成。然后，如图2e所示，非等向性蚀刻该间隔层124，例如利用反应性离子蚀刻(reactive ion etching，RIE)程序，去除位于该第二硬罩幕层112及部分该第一硬罩幕层110表面上的间隔层124，形成一位于该间隔层124及第一罩幕层110表面内的一第二开口132。上述步骤是为一自我对准蚀刻步骤。其中在蚀刻部分的该间隔层124以露出该第二开口132的步骤中，该第二开口132的宽度是与形成的该间隔层124的厚度成反比。
接着，如图2f所示，形成一第三硬罩幕层114于露出的该第一硬罩幕层110表面以填满该第二缺口130，并对该第三硬罩幕层114进行一平坦化制程以去除形成于该第二缺口130外的该第三硬罩幕层114。其中，该第三硬罩幕层114与该第二硬罩幕层112可由相同或是不同的材质所构成，且该第三硬罩幕层114及该第二硬罩幕层112的组成材质与该间隔层124或该第一硬罩幕层的组成材质不同。该第三硬罩幕层114可例如为复晶硅，其反应气体是PH3、SiH4与N2或AsH3、SiH4与N2的混合气体，反应温度介于500到650℃之间；而上述的平坦化制程可例如为利用一化学机械研磨法去除形成于该第二缺口130外的该第三硬罩幕层114。其中该几何形状沟槽的该中间突出部分的宽度是与该第二开口的宽度成正比。
接着，如图2g所示，以一选择性蚀刻方式完全去除该间隔层124，以露出该第一硬罩幕层110表面，其中去除该间隔层124的蚀刻方式可为一湿蚀刻，例如使用经加热的磷酸(phosphoric acid)来进行作为该间隔层124的氮化硅的蚀刻。接着，如图2h所示，以该第二硬罩幕层112与该第三硬罩幕层114作为蚀刻罩幕，对该第一硬罩幕层110进行蚀刻，以使该第一硬罩幕层110于该垫层结构102表面上构成一第三缺口134，且该第一硬罩幕层110于该第三缺口134内具有一第一硬罩幕层突出部分110a，然后再以蚀刻方式完全去除该第二硬罩幕层112与该第三硬罩幕层114，例如以反应离子蚀刻(reactive ion etching，RIE)方式。
接着，如图2i所示，蚀刻该第一硬罩幕层110、该第一硬罩幕层突出部分110a、该垫层结构102及该基板100，直至完全移除该第一硬罩幕层突出部分110a，以在基板100中形成一环状凹槽136。由于该第一硬罩幕层突出部分110a是位于该第三缺口134内而凸出于该垫层结构102表面，使得该蚀刻程序除了从其顶部外，更可由四周对该第一硬罩幕层突出部分110a进行蚀刻，导致该第一硬罩幕层突出部分110a的蚀刻速率较该第一硬罩幕层110其它部分的蚀刻速率来的快许多，所以当以蚀刻完全移除该第一硬罩幕层突出部分110a时，仍有该第一硬罩幕层110位于该环状凹槽136外的该垫层结构上。
接着，如图2j所示，蚀刻该基板100所构成的该环状凹槽136，形成一具一中间突出部分106的几何形状沟槽138于该基板100中，与上述步骤不同的是，本步骤的蚀刻重点为基板100所构成的该环状凹槽136。其中蚀刻该基板所构成的该环状凹槽136的方式可为一非等向性蚀刻，例如利用反应离子蚀刻(reactive ion etching，RIE)，并以该第一硬罩幕层110作为牺牲层。在蚀刻过程时，该第一硬罩幕层110需具有一必要厚度以保持其作为蚀刻罩幕的功用，必要时可在该第一硬罩幕层110上形成一光阻层以作为蚀刻的牺牲层。于本发明中，该中间突出部分106的高度及该几何形状沟槽138的深度可借由改变第一硬罩幕层110与该基板的蚀刻选择比来调变，而该几何形状沟槽138的深度亦可由改变作为蚀刻牺牲层的该第一硬罩幕层110的厚度来调变。最后，如图2k所示，形成埋层电极板140、环绝缘层150、第一导电层142及第二导电层144于几何形状沟槽138内以构成一深构槽电容器。其中形成埋层电极板140的方法可利用掺杂砷的二氧化硅玻璃(ArsenicDoped Silicon Dioxide Glass；ASG)层及四乙氧基硅烷(TEOS)层形成于几何形状沟槽138内，然后进行驱入(drive in)而于该瓶型沟槽的侧壁内部埋层电极板140。
综上所述，本发明与习知技术相比较，本发明所述的具有几何形状沟槽的沟槽型电容的制程具有数项优点。首先，本发明是利用复数硬罩幕层的制程方式以改变沟槽型电容的沟槽形状，在不增加沟槽深度及沟槽底部宽度的情况下，以具有几何形状的沟槽有效地增加沟槽型电容的表面积及储存电容的能力，此作法避免了习知瓶型沟槽电容其制程困难、不易控制沟槽底部瓶形结构及易形成几何结构上的干扰等问题。
其次，在为求动态随机存取内存的容量增加的情况下，内存中存储胞的基底面积必须不断减少使集成电路能容纳大量存储胞而提高密度，因此动态随机存取内存在制程设计上亦朝缩小半导体组件尺寸以提高密度的方向发展，故电容的沟槽宽度也随的缩小。然而，当沟槽宽度不断地缩减，制程困难度也不断地提高。当动态随机存取内存制程达0.11μm时，此时欲以微影蚀刻制程定义出如第二开口132的细密图型是非常困难的。而本发明所述的具有几何形状沟槽的沟槽型电容的制程，是以一自我对准蚀刻步骤来进行具有几何形状沟槽的形成，即使在动态随机存取内存制程达0.11μm时，仍能在沟槽型电容的沟槽底部形成一突出部分以改变沟槽几何形状，进而增加表积以提升储存电容的能力。
权利要求
1.一种具有几何形状沟槽的沟槽型电容的制程，包括提供一基底；形成一垫层结构于该基底表面；形成一第一硬罩幕层于该垫层结构上；形成一图案化的第二硬罩幕层于该第一硬罩幕层上，并露出部分的该第一硬罩幕层表面以构成一第一开口；形成一间隔层于上述第一开口侧壁以构成一较小的第二开口；形成一第三硬罩幕层以填满该第二开口；去除该间隔层，并以该第二硬罩幕层与该第三硬罩幕层作为蚀刻罩幕蚀刻该第一硬罩幕层，形成一具一第一硬罩幕层突出部分的第三开口；去除该第二硬罩幕层与该第三硬罩幕层；以及蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，以形成一具一中间突出部分的几何形状沟槽于该基板中。
2.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中在形成该第三硬罩幕层于该第二开口的步骤中，更包括对该第三硬罩幕层进行一平坦化制程以去除形成于该第二开口外的该第三硬罩幕层。
3.根据权利要求2所述的具有几何形状沟槽的沟槽型电容的制程，其中该平坦化制程是为一化学机械研磨法。
4.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中该第一硬罩幕层材质是选自由硼磷硅玻璃(BPSG)、砷硅玻璃(AsSG)、磷硅玻璃(PSG)及硼硅玻璃(BSG)所组成的族群中。
5.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中该第二硬罩幕层材质是为复晶硅(poly silicon)或掺杂的复晶硅。
6.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中构成该第二硬罩幕层的材质是与构成该第三硬罩幕层的材质相同。
7.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中该间隔层是由介电材质所构成。
8.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中形成该间隔层介电层的方法是包括低压化学气相沉积法(LPCVD)、电浆增强式化学气相沉积法(PECVD)、高密度电浆化学气相沉积法(HDPCVD)、大气压化学气相沉积法(APCVD)或次大气压化学气相沉积法(SACVD)。
9.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中形成该垫层结构于该基底表面的步骤是包括形成一垫氧化层于该基底表面；以及形成一垫氮化硅层于该垫氧化层表面，其中该垫氧化层及该垫氮化硅层是构成该垫层结构。
10.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，以形成一具一中间突出部分的几何形状沟槽于该基板中的步骤是包括蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，直至完全移除该第一硬罩幕层突出部分，以在基板中形成一环状凹槽；以及蚀刻该基板所构成的该环状凹槽及露出的该垫层结构，以形成一具一中间突出部分的几何形状沟槽于该基板中。
11.根据权利要求10所述的具有几何形状沟槽的沟槽型电容的制程，其中在蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板的步骤中，当完全移除该第一硬罩幕层突出部分时，仍有该第一硬罩幕层位于该环状凹槽外的该垫层结构上。
12.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中在蚀刻部分的该间隔层以露出该第二开口的步骤中，该第二开口的宽度是与形成的该间隔层的厚度成反比。
13.根据权利要求12所述的具有几何形状沟槽的沟槽型电容的制程，其中该几何形状沟槽的该中间突出部分的宽度是与该第二开口的宽度成正比。
14.根据权利要求1所述的具有几何形状沟槽的沟槽型电容的制程，其中在形成一具一中间突出部分的几何形状沟槽于该基板的步骤后，更包括形成一埋层电极板于构成上述几何形状沟槽的部分上述基板内；以及形成一环(collar)绝缘层及一至少一层的导电层于上述几何形状沟槽内。
15.一种具有几何形状沟槽的沟槽型电容的制程，包括提供一基底；形成一垫层结构于该基底表面，该垫层结构依序由一垫氧化层与一垫氮化硅层所构成；形成一第一硬罩幕层于该垫层结构上；形成一图案化的第二硬罩幕层于该第一硬罩幕层上，并露出部分的该第一硬罩幕层表面以构成一第一开口；形成一间隔层于上述第一开口侧壁以构成一较小的第二开口；形成一第三硬罩幕层于露出的该第一硬罩幕层表面以填满该第二开口；对该第三硬罩幕层进行一平坦化制程以去除形成于该第二开口外的该第三硬罩幕层；去除该间隔层，并以该第二硬罩幕层与该第三硬罩幕层作为蚀刻罩幕蚀刻该第一硬罩幕层，形成一具一第一硬罩幕层突出部分的第三开口；去除该第二硬罩幕层与该第三硬罩幕层；蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，直至完全移除该第一硬罩幕层突出部分，以在基板中形成一环状凹槽；以及蚀刻该基板所构成的该环状凹槽，以形成一具一中间突出部分的几何形状沟槽于该基板中。
16.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中该平坦化制程是为一化学机械研磨法。
17.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中构成该垫层结构的该垫氧化层是由热氧化法所形成。
18.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中该第一硬罩幕层材质是选自由硼磷硅玻璃(BPSG)、砷硅玻璃(AsSG)、磷硅玻璃(PSG)及硼硅玻璃(BSG)所组成的族群中。
19.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中该第二硬罩幕层材质是为复晶硅(poly silicon)或掺杂的复晶硅。
20.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中构成该第二硬罩幕层的材质是与构成该第三硬罩幕层的材质相同。
21.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中该间隔层是由介电材质所构成。
22.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中形成该间隔层介电层的方法是包括低压化学气相沉积法(LPCVD)、电浆增强式化学气相沉积法(PECVD)、高密度电浆化学气相沉积法(HDPCVD)、大气压化学气相沉积法(APCVD)或次大气压化学气相沉积法(SACVD)。
23.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中在蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板的步骤中，当完全移除该第一硬罩幕层突出部分时，仍有该第一硬罩幕层位于该环状凹槽外的该垫层结构上。
24.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中在蚀刻部分的该间隔层以露出该第二开口的步骤中，该第二开口的宽度是与形成的该间隔层的厚度成反比。
25.根据权利要求24所述的具有几何形状沟槽的沟槽型电容的制程，其中该几何形状沟槽的该中间突出部分的宽度是与该第二开口的宽度成正比。
26.根据权利要求15所述的具有几何形状沟槽的沟槽型电容的制程，其中在形成一具一中间突出部分的几何形状沟槽于该基板的步骤后，更包括形成一埋层电极板于构成上述几何形状沟槽的部分上述基板内；以及形成一环(collar)绝缘层及至少一层的导电层于上述几何形状沟槽内。
全文摘要
本发明提供一种具有几何形状沟槽的沟槽型电容的制程，包括提供一具有一垫层结构的基底；形成一第一硬罩幕层于该垫层结构上；形成一图案化的第二硬罩幕层于该第一硬罩幕层上，露出一第一开口；形成一间隔层于该第一开口的侧壁以构成一较小的第二开口；形成一第三硬罩幕层以填满该第二开口；去除该间隔层，蚀刻该第一硬罩幕层，露出一第三开口，且该第一硬罩幕层于该第三开口内具有一第一硬罩幕层突出部分；以及蚀刻该第一硬罩幕层、该第一硬罩幕层突出部分、该垫层结构及该基板，以形成一具一中间突出部分的几何形状沟槽于该基板中。
文档编号H01L21/70GK1567571SQ0314637
公开日2005年1月19日 申请日期2003年7月10日 优先权日2003年7月10日
发明者黄则尧, 陈逸男, 蔡子敬 申请人:南亚科技股份有限公司