专利名称：一种soi功率器件中的槽形绝缘耐压层的利记博彩app
技术领域：
本发明属于半导体功率器件技术领域，它特别涉及SOI(Semiconductor OnInsulator)功率器件耐压技术领域。
背景技术：
众所周知，SOI功率器件的耐压取决于其横向耐压和纵向耐压的最小者，器件的横向耐压可以采用场板技术、降场层技术、RESURF(Reduced Surface Field)技术等体硅的结终端技术来解决。但由于工艺和结构的限制，如何提高器件的纵向耐压，成为SOI横向功率器件研究中的一个难点。图1给出了典型常规n型SOI LDMOSFET(Lateral Double Diffusion Metal Oxide Semiconductor Field EffectTransistor，简称LDMOS)的示意图和漏端下纵向电场分布，图1a它由衬底半导体层1，绝缘层(I层)2，n型有源半导体层(S层)3，介质隔离区4，栅氧化层5，栅电极6，p型沟道区7，n+源区8，n+漏区9，漏电极10，源电极11组成。由图1b可见，常规SOI结构的纵向击穿电压主要有S层和I层承担，根据高斯定理，纵向击穿时的绝缘层电场为EI＝εSEC.S/εI≈3EC.S，其中，EC.S是S层(Semiconductor层)的临界击穿电场，εSi和εI分别是S层和I层(Insulator层)的介电常数，从而纵向耐压为VB0＝EC.S(0.5dS+3dI)，其中dI和dS分别是I层和S层的厚度。可见I层电场受S层击穿电场的限制，纵向耐压随S层厚度和I层厚度的增加而提高。但是S层和I层都不可能做的太厚。这是因为S层太厚，将为介质隔离带来困难。I层太厚，一方面工艺实施难度大，一方面也不利于器件散热。一般情况下，dS不超过20μm，dI不超过3μm。这样，器件的最高耐压不超过600V，大大限制了SOI功率器件的应用。这方面的内容可见参考文献(1)F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，“SOI powerdevices”，Electronics & Communication Engineering Journal，pp27-40(2000)。(2)Warmerdan I.and Punt，W.，“High-voltage SOI for single-chip power”，Eur.Semicond.，June 1999，pp19-20(1999)。
为了改善器件的纵向耐压，研究者们提出了各种措施。美国专利(3)YasuhiroUemoto，Katsushige Yamashlta，Takashi Miura，United states Patent，6，531738，Mar.11，2003，如图2所示，在氧化层2和顶层硅3之间插入一层p+耐压层12，使得漂移区耗尽而p+层不完全耗尽，而且，源端下的p+层耗尽区比漏端下的p+层耗尽区宽，这有利于顶层硅的耗尽层在漂移区均匀的扩展。从而改善器件体内的电场分别，提高器件耐压。这种结构在衬底接高端时效果尤其明显，可将相同器件结构的击穿电压从200V提高到400V；文献(4)N.Yasuhara，A.Nakagawa andK.Furukawa，“SOI device structures implementing 650V high voltage output deviceson VLSIs”，IEDM Tech.Dig.，pp141～144，(1991)则是在氧化层2和顶层硅3之间插入一层n+耐压层13，如图3所示。n+层可屏蔽埋层SiO2电场，使埋层SiO2上的电场达到很高时，器件Si层的电场仍低于临界击穿电场，从而避免器件过早在Si/SiO2界面上击穿，在dS＝20μm，dI＝3μm的情况下得到了650V的耐压。
这些方法虽然在一定程度上改善了SOI器件的击穿电压，但是并没有突破零界面电荷高斯定理的限制，I层的最高电场仍只有硅层的3倍，其值为60V/μm，仍然不能充分发挥I层高耐压的特点(600V/μm)，因此对SOI的纵向耐压并没有实质性的提高。
发明内容
本项发明的目的是提供一种新型的SOI功率器件耐压层结构，在此结构上制作功率器件，使绝缘层电场比常规结构提高5～7倍(对于Si/SiO2体系，使绝缘层电场从60V/μm提高到300～400V/μm以上)，从而制作耐压极高的SOI功率器件。
本发明提供了一种SOI功率器件中的槽形绝缘耐压层，它包括衬底层1、绝缘层(I层)2、有源层(S层)3，其特征是它还包括耐压层14和15，耐压层14和15分别由多个绝缘槽单元35均匀分布在I层2的两侧组成；耐压层14和15分别位于I层2的两侧并与I层2相连，耐压层14的另一侧与衬底1相连，耐压层15的另一侧与S层2相连(如图4所示)。
需要说明的是，绝缘槽单元35的形状可以是梯形的(如图4a)，也可以是矩形的(如图4b)；耐压层14中绝缘槽单元35的排列和耐压层15中绝缘槽单元35的排列可以是完全对位的(如图5a)，也可以是错位的(如图5b)；绝缘槽单元35的材料与I层相同，可以是二氧化硅、氮化硅、玻璃或陶瓷等；S层的材料可以是硅、碳化硅、砷化镓或锗硅等，其导电类型可以是n型或p型。本发明提供的耐压层可以没有耐压层14而只有耐压层15(如图7)；组成耐压层14和耐压层15的绝缘槽单元35也可以只位于SOI器件(以LDMOS为例)漏区和漂移区下方(如图8)；组成耐压层14和耐压层15的绝缘槽单元35、I层2也可以只位于漏区和漂移区下方，形成部分隔离SOI结构(如图9)；在有源区内也可以设置m个(m＞1)由I层2、耐压层14和耐压层15组成的耐压层结构(如图10)。
本发明提供的槽形绝缘耐压层设计方法如下如果要求耐压为VB(伏)，则半导体层厚度dS和绝缘层厚度dI满足VB＝0.5EC.SdS+kIEC.IdI，其中，EC.S和EC.I分别是半导体层和绝缘层的击穿电场，kI是槽结构形状因子。通常，其取值与和槽的结构参数有关。图11和图12分别给出了I层厚度和槽壁倾角对形状因子的影响。可见kI＝0.72～1.00，因此对I层厚度和槽的形状进行优化设计，可以得到较高的kI值，从而得到较高的纵向耐压。图13以Si/SiO2体系为例，比较了双面梯形槽绝缘耐压层结构和常规SOI结构在了不同I层厚度时S层厚度和器件纵向耐压的关系。可见本发明的结构克服了常规SOI结构在S层厚度为1～10μm时的器件耐压非常低的缺陷，其纵向耐压为常规SOI结构的3～5倍，此时的绝缘层电场可达常规结构的5～7倍。而且习用SOI结构不同，影响新结构耐压的主要因素已经不再是半导体层而是绝缘层。
本发明的工作原理下面以SOI LDMOS为例，对上述耐压层的工作机理进行详细说明。
图6是一种典型具有双面梯形绝缘槽耐压层的SOI LDMOS结构示意图，它和常规SOI LDMOS的区别在于增加了耐压层14和耐压层15，耐压层14和15阻止了载流子沿绝缘层(I层)2界面的流动，使槽内积累了高浓度的载流子，形成界面电荷。界面电荷主要分布在槽底小于0.1μm范围内。当半导体导电类型是N型时，上侧积累界面电荷为空穴，下侧积累界面电荷为电子；相反，当半导体是P型时，上侧界面电荷为电子，下侧为空穴。界面电荷面密度可高达1.95～2.2×1013cm-2。在两个界面处分别应用有界面电荷的高斯定理，可得到I层2内电场为EI上界面＝(εSES+Qs)/εI，EI下界面＝[εSES-(-Qs)]/εI，器件纵向耐压为VBV=VBV0+QsdIϵI,]]>其中VBV0是常规SOI器件的耐压值。可见，本发明提供的结构在引入高浓度界面电荷后，可以大幅度提供绝缘层电场，使器件的纵向耐压主要由绝缘层(I层)2承担。
图7是单面梯形槽绝缘耐压层，其特点是仅在I层2和S层3之间插入梯形槽绝缘耐压层15。该结构在工艺上易于实现，但其绝缘层(I层)2纵向电场比双面槽耐压层低20V/μm，这是因为绝缘层下表面不再有一层高浓度电荷，绝缘层内纵向电场分布均匀性下降，器件耐压降低。
图8是局部槽形绝缘耐压层结构，其特点是绝缘耐压层14和15只位于电场较强的的漏区和漂移区下方，而沟道区和源区下方没有槽。这种结构在不改变器件纵向耐压的情况下，有效提高器件的散热能力。
图9是部分隔离槽形绝缘耐压层结构，其特点是I层2、耐压层14和15都只存在于漏区和漂移区下方，而源区和衬底相连。该结构可以进一步改善器件的翘曲效应和散热性能，但是其寄生电容比常规SOI结构大。
图10是多层槽形绝缘耐压层结构(以m＝2层为例)，其特点是在在漏极下方的强电场区的S层中插入多层绝缘层，并在绝缘层上下表面引入槽形绝缘耐压层，以进一步提高器件的纵向耐压。
上述耐压层可以采用直接键合SDB(Silicon Direct Bonding)或隔离注氧SIMOX(Separation by Implantation Oxygen)等常规SOI制备方法进行制作。
本发明的实质是在常规SOI功率器件中设置一种槽形绝缘耐压层结构，在此结构上制作SOI功率器件，可以在半导体层(S层)3与绝缘层(I层)2的界面和衬底层1与绝缘层(I层)2的界面上引入界面电荷，根据电位移的全连续性，大幅度提高绝缘层内电场，使绝缘层电场比常规结构提高5～7倍(对于Si/SiO2体系，使绝缘层电场从60V/μm提高到300～400V/μm以上)，从而制作耐压极高的SOI功率器件，为制作性能优良的各类新结构SOI高压功率器件奠定基础。
附图及
图1是常规SOI高压器件结构示意图及纵向电场分布其中，1为衬底层，2为绝缘层(I层)，3为n型有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p型沟道区，8为n+源区，9为n+漏区，10为漏电极，11为源电极。
图2是具有P+缓冲层的SOI高压器件示意图其中，1为衬底层，2为绝缘层(I层)，3为n型有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p型沟道区，8为n+源区，9为n+漏区，10为漏电极，11为源电极，12为p+缓冲层。
图3是具有N+缓冲层SOI高压器件示意图其中，1为衬底层，2为绝缘层(I层)，3为n型有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p型沟道区，8为n+源区，9为n+漏区，10为漏电极，11为源电极，13为n+缓冲层。
图4是本发明的双面梯形槽绝缘耐压层示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，14和15为槽型绝缘耐压层，35为绝缘槽单元。其中，图4a是双面梯形绝缘耐压层，图4b是双面矩形绝缘耐压层，图4c示出梯形槽的结构参数，图4d示出矩形槽的结构参数。其中dI为绝缘层厚度，W为绝缘层单元槽宽，H为绝缘层电影槽高，D为绝缘层单元槽壁厚，θ为绝缘层单元槽壁倾角。
图5是本发明的双面梯形槽绝缘耐压层槽排列方式其中，图5a是双面对位排列，图5b是双面错位排列。
图6是本发明的耐压层的典型结构双面槽形绝缘耐压层SOILDMOS结构示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14和15为绝缘耐压层，35为绝缘槽单元。
图7是本发明的耐压层的一种形式单面槽形绝缘耐压层结构其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，15为绝缘耐压层。
图8是本发明的耐压层的另一种形式局部槽形绝缘耐压层结构其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14和15为绝缘耐压层，35为绝缘槽单元。
图9是本发明的耐压层的第三种形式部分隔离槽形绝缘耐压层结构其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层。6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14和15为绝缘耐压层，35为绝缘槽单元。
图10是本发明的耐压层的第四种形式多层槽形耐压绝缘耐压层结构其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14和15为绝缘耐压层，35为绝缘槽单元。
图11是绝缘层厚度和绝缘层电场之间的关系。
图12是梯形耐压槽槽壁倾角和绝缘层电场的关系。
图13是半导体层厚度和器件耐压的关系。
图14是漏端和介质隔离区相连的具有双面梯形槽绝缘耐压层结构的SOILDMOS示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层。6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14和15为绝缘耐压层，35为绝缘槽单元。
图15是源端和介质隔离区相连的具有双面梯形槽绝缘耐压层结构的SOILDMOS示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层。6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14和15为绝缘耐压层，35为绝缘槽单元。
图16是阳极和介质隔离区相连的具有双面梯形槽绝缘耐压层结构的SOIIGBT示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)阴极区，9为n+(或p+)阳极区，14和15为绝缘耐压层，35为绝缘槽单元，16为阳极，17为阴极，18为p(或n)阱。
图17是阴极和介质隔离区相连的具有双面梯形槽绝缘耐压层结构的SOIIGBT示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)阴极区，9为n+(或p+)阳极区，14和15为绝缘耐压层，35为绝缘槽单元，16为阳极，17为阴极，18为p(或n)阱。
图18是具有双面梯形槽绝缘耐压层结构的SOI横向晶闸管示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离层，14和15为绝缘耐压层，35为绝缘槽单元，19为p+栅极，20为阴极，21为p+栅区，22为p阱，23为n+阴极区，24为n+阱，25为p阱，26为阳极，27为n+栅极，28为n+栅区。
图19是具有双面梯形槽绝缘耐压层结构的SOI PN二极管示意图其中，1为衬底层，2为绝缘层(I层)，3为有源半导体层(S层)，4为介质隔离层，14和15为绝缘耐压层，35为绝缘槽单元，29为p(或n)阱，30为阳极，31为p+(或n+)阳极区，32为阴极，30为n+(或p+)阴极区。
具体实施例方式
根据本发明提供的SOI槽形绝缘耐压层结构，可以制作出性能优良的各类新结构功率器件，举例如下1)有双面梯形槽绝缘耐压层结构的SOI横向双扩散场效应晶体管，简称SOILDMOS，如图14和15所示；2)具有双面梯形槽绝缘耐压层结构的绝缘栅双极型功率晶体管，简称SOIIGBT，如图16和17所示；3)具有双面梯形槽绝缘耐压层结构的SOI横向晶闸管，如图18所示；4)双面梯形槽绝缘耐压层结构的SOI PN二极管，如图19所示。
具有上述结构类型的SOI高压器件，分别和其同类型的常规SOI结构相比，由于在耐压层14和15的绝缘槽单元35中引入了高浓度的界面电荷，大大提高了绝缘层电场，从而突破了SOI的纵向耐压极限，获得了极高的纵向耐压。比如当dS＝20μm，dI＝3μm时，常规SOI的纵向耐压为600V左右，而采用双面梯形槽绝缘耐压层后的纵向耐压可高达1600V以上。
此外，本发明提供的耐压层除可以应用于上述所列几类SOI功率器件外，还可用于其它种类的功率器件，如静电诱导晶体管(SIT)，而且随着SOI技术的发展，在本发明提供的槽形绝缘耐压层上还可以制作更多的SOI功率器件。
权利要求
1.一种SOI功率器件中的槽形绝缘耐压层，它包括衬底层(1)、绝缘层(I层)(2)、有源层(S层)(3)，其特征是它还包括耐压层(14)和(15)，耐压层14和15分别由多个绝缘槽单元(35)均匀分布在I层(2)的两侧组成；耐压层(14)和(15)分别位于I层(2)的两侧并与I层(2)相连，耐压层(14)的另一侧与衬底(1)相连，耐压层(15)的另一侧与S层(2)相连。
2.根据权利要求1所述的一种SOI功率器件中的槽形绝缘耐压层，其特征是所述的绝缘槽单元(35)的形状可以是梯形的，也可以是矩形的；绝缘槽单元(35)的材料与I层相同，可以是二氧化硅、氮化硅、玻璃或陶瓷等。
3.根据权利要求1所述的一种SOI功率器件中的槽形绝缘耐压层，其特征是所述的S层的材料可以是硅、碳化硅、砷化镓或锗硅等，其导电类型可以是n型或p型。
4.根据权利要求1或2所述的一种SOI功率器件中的槽形绝缘耐压层，其特征是所述的耐压层(14)中绝缘槽单元(35)的排列和耐压层(15)中绝缘槽单元(35)的排列可以是完全对位的，也可以是错位的。
5.根据权利要求1所述的一种SOI功率器件中的槽形绝缘耐压层，其特征是所述的耐压层可以只有耐压层(15)。
6.根据权利要求1所述的一种SOI功率器件中的槽形绝缘耐压层，其特征是所述的组成耐压层(14)和耐压层(15)绝缘槽单元(35)也可以只位于SOI器件的高电场区。
7.根据权利要求1所述的一种SOI功率器件中的槽形绝缘耐压层，其特征是所述的组成耐压层(14)和耐压层(15)绝缘槽单元(35)、I层(2)也可以都只位于SOI器件的高电场区，形成部分隔离SOI结构。
8.根据权利要求1所述的一种SOI功率器件中的槽形绝缘耐压层，其特征是在所述的有源区内也可以设置m个(m＞1)由I层(2)、耐压层(14)和耐压层(15)组成的耐压层结构。
全文摘要
本发明提供了一种SOI功率器件中的槽形绝缘耐压层，其特征是在SOI功率器件中绝缘层两侧或一侧制作梯形、或矩形绝缘槽，绝缘层两侧的槽是对位排列或错位排列。在本发明的基础上制作功率器件，可以在半导体层和绝缘层的界面上引入界面电荷，根据电位移的全连续性，大幅度提高绝缘层内电场，使绝缘层电场比常规SOI结构提高5～7倍(对于Si/SiO
文档编号H01L21/02GK1601751SQ0313589
公开日2005年3月30日 申请日期2003年9月25日 优先权日2003年9月25日
发明者李肇基, 方健, 郭宇锋, 张波 申请人:电子科技大学