专利名称：多层线路的薄型集成电路制造方法
技术领域：
本发明是关于一种集成电路的制造方法，尤指一种无须使用印刷电路板，即可于集成电路中形成多层线路的制造方法。
背景技术：
为满足目前大多电子产品是整合多种功能实施，其电路设计复杂程度往往与设计的功能种类呈正比成长，且另一方面，产品的体积尺寸等亦受到严格的要求限制，故如何在此一定的限制条件之下符合前述要求，即成为生产厂商必须追求的研发重点。
普遍而言，为缩减产品体积的有效作法是自其内部组件着手，将各组成组件的体积、面积缩小后，总体尺寸自然符合要求。就目前的集成电路设计来看，诚如前述所言，多功能设计是为必然趋势，但采单层线路结构的组件必然无法满足此设计要求，故多层线路技术的集成电路遂逐渐发展。前述多层线路的制法，是利用多层印刷电路板堆栈形成，然而以此种技术制成的产品，其厚度几乎是为印刷电路板与封装胶体两者厚度的总和，其中光是前述印刷电路板的厚度即具有一定程度，对于缩减封装产品的体积、厚度等构成极大阻碍。
发明内容
有鉴于此，本发明的主要目的是提供一种多层线路的薄型集成电路制造方法，以构成仅有封胶厚度的超薄型电子组件，不仅缩减生产成本，且令组件厚度大幅减少而更益于电子组件体积的轻巧化。
为达成前述目的，本发明是包含于一基板上表面以显影蚀刻及电镀手段形成第一导电线路层；结合至少一背胶铜箔层于该第一导电线路层上，利用该背胶铜箔层形成第二导电线路层；一电气连接手段，是连接前述第一导电线路层与第二导电线路层；一装晶手段，根据电路设计需求将晶粒电连接于前述第一导电线路或第二层导电线路上；一灌胶封装手段，于前述晶粒上形成保护胶体予以封装覆盖；其中，前述基板是自底面加以蚀刻，令前述第一导电线路层得以显露。
构成前述各层导电线路的电气连接手段，是以雷射钻孔并于孔壁内电镀一导电材料层而完成；前述装晶手段是利用锡球将晶粒与导电线路直接连接，或以金属导线连接。
前述外露的第一层导电线路因与晶粒构成连接，故可透过该导电线路将封装组件连接于任何电路板上，因非采用印刷电路板，据此缩减组件体积。
图1是本发明的基板剖面示意图。
图2是本发明形成第一导电层的剖面示意图。
图3是本发明压合一树脂铜箔层的剖面示意图。
图4是本发明进行雷射钻孔的剖面示意图。
图5是本发明形成导电孔的剖面示意图。
图6及图7是本发明形成第二导电层的剖面示意图。
图8是本发明设置晶粒的剖面示意图。
图9是本发明封装、蚀刻基板的剖面示意图。
图10是本发明的集成电路成品的剖面示意图。
图11及图12是本发明另一实施例的剖面示意图。
图13及图14是本发明第二导电层以负片制程的剖面示意图。
附图中1--基板 11--凹点12--切割线 13--光阻层14、14’--第一导电线路层15--树脂16--铜箔 17--雷射铜窗光阻层20--导电材料 21、21’光阻层22--第二导电线路层30a、30b--晶粒 31--金属导线
32--锡球 40--封胶体41--绝缘层42--锡膏层具体实施方式
本发明是为一种多层线路的薄型集成电路的制造方法，其线路层数可依据实际电路须求加以规划，于以下较佳实施例的说明中，是采用双层线路构造的集成电路加以说明。
请参阅图1所示，于一基板1底面形成有数道切割线12，两相邻切割线12之间即为一个更小尺寸的工作基板，该基板1的材质可为黄红铜板，又基板1的顶面是先行加工蚀刻形成复数个表面圆滑的凹点11(Dimples)。
如图2所示，于两相邻凹点11之间的基板1表面，根据线路设计需求，先涂布一光阻层13，复于未覆盖光阻层13的凹点11及部份基板1表面电镀一第一导电线路层14，该第一导电线路层14是具备抗腐蚀特性，可供金线或铝线连接的金属表面，亦可作为供锡铅焊接的金属薄层，如铜/镍/铜/软镍/软金、软镍/软金、软镍/金/PD等。
请参阅图3所示，于第一导电线路层14形成后，是再覆以一有机黏着层，该有机黏着层可为本实施例中所示的背胶铜箔层(Resin Copper Coating，RCC)，利用高温压合方式形成于该基板1上，该背胶铜箔层包含有一树脂层15及一铜箔层16。
请参考图4所示，在前述铜箔层16上，是转移有一雷射铜窗光阻层17，未覆盖雷射铜窗光阻层17的部份，即是欲以激光束施行钻孔之处。
如图5所示，雷射烧孔可藉由控制其光束能量，去除显露的铜箔层16及树脂层15，而钻孔深度是止于第一导电线路层14。于形成开孔后，是于铜箔层16表面及各开孔的内壁面电镀一层导电材料20，使各开孔均成为导电孔。
请参阅图6所示，于前述导电材料20表面是依据电路设计，配合光罩使用而形成一光阻层21，本实施例是采用正片制程，即该光阻层21所覆盖的导电材料20部份将于后续制程加以蚀刻。未覆盖光阻层21的部份，则涂布一第二导电线路层22，此第二导电线路层22将同时形成于前述导电孔内部。
如图7所示，当前述光阻层21去除后，由第二导电线路层22形成的电路，即藉由前述各导电孔与下方第一导电线路层14形成的电路构成电气连接，至此双层电路结构是已形成。
请参阅图8所示，当前述光阻层21去除后，是利用基板1表面的切割线12将整片基板1加以切割成多片，以符合封装仪器所能处理的小尺寸工作基板，再将晶粒30a、30b装设于基板1上，其中晶粒30a、30b的设置，在本实施例中，是分别置于不同地方，其中第一晶粒30a以锡球32直接黏着于第二导电线路层22，另一晶粒30b则以银胶黏附于前述树脂层15上之后，采打线方式，以金属导线31连接于第二导电层22的电路上。
如图9所示，晶粒30a 30b设置完成后，复进行灌胶封装处理，形成一保护封胶体40将晶粒30a、30b包覆其内。
而前述基板1是自底面加以蚀刻去除，以显露出第一导电线路层14及树脂层15，原基板1顶面形成的下凹点11，此时就封装整体而言，是呈凸出点，该凸出点即供封装组件连接其它电路板。
请参阅图10所示，于树脂层15底面及两相邻显露出的凸出第一导电线路层14之间是再加工形成一绝缘层41，而各凸出接点的底面是预先涂布形成一锡膏层42，因凸出的各接点是供焊接于其它电路板上，藉由此锡膏层42可令接点更易于与电路板连接。
请参阅图11所示，为本发明的另一较佳实施例，其中前述基板1的顶面是没有形成第一实施例所述的凹点11，而为一平坦表面。请参阅图12所示，此种作法的优点在于当表面上同样经由显影蚀刻、重复做曝光显影、电镀等手段形成第一导电线路层14’后，一旦基板1自底面蚀刻，该第一导电线路层14’是成为一平板式线路，第一导电线路层14’的外露表面同样可再电镀一锡膏层42，惟整体成品的厚度可较第一实施例更薄，更能有效缩减成品体积。
前述的实施例是采正片制程，即前述图6中所示光阻层21覆盖的导电材料20将于后续制程加以蚀刻，惟负片制程亦可达成本发明所需的要求。请参照图13所示，在导电材料20表面是依据电路设计，配合光罩使用而形成一光阻层21’，未由该光阻层21’所覆盖的导电材料20，将经由蚀刻步骤加以去除(如图14所示)，令树脂层15得以显露。
导电材料20蚀刻完毕后，其结构将成为前述图7所示。是先将前述的光阻层21’加以去除，再全面电镀第二导电层22，而前述树脂层15因属于非导电材质，故第二导电层22将仅能附着于各导电孔内部及未被蚀刻的导电材料20表面。
综上所述，本发明所采用的制法，因基板材质于形成导电线路后便可完全蚀刻去除，仅保留该导电线路供与其它电路板连接，故整体制成产品的厚度将大幅缩减，再者，其制法步骤相较于习用方式更为简洁，于符合发明专利要件前提之下，爰依法具文提出申请。
权利要求
1.一种多层线路的薄型集成电路制造方法，其特征在于，包含有于一基板上表面以显影蚀刻及电镀手段形成第一导电线路层；结合至少一背胶铜箔层于该第一导电线路层上，利用该背胶铜箔层形成第二导电线路层；一电气连接手段，是连接前述第一导电线路层与第二导电线路层；一晶粒连接手段，根据电路设计需求将晶粒电连接于前述第一导电线路层或第二导电线路层上；一灌胶封装手段，于前述晶粒上是以保护胶体封装覆盖；一第一导电线路层露出手段，前述基板是自底面加以蚀刻而使前述第一导电线路层露出。
2.如权利要求1所述的多层线路的薄型集成电路制造方法，其特征在于，该显影蚀刻及电镀手段是包括蚀刻基板表面以形成复数个下凹点；形成一层导电材料于各个下凹点，且各下凹点的导电材料是不相互连接以构成前述第一导电线路层，藉此当前述基板自底面蚀刻后，而下凹点是直接外露作为导电接点，而构成一表面黏着式集成电路组件。
3.如权利要求1所述的多层线路的薄型集成电路装造方法，其特征在于，该显影蚀刻及电镀手段是包括蚀刻基板表面，并电镀一导电层以形成复数个平板式薄膜导线，该薄膜导线是为前述第一导电线路层，可供与外部线路连接。
4.如权利要求1所述的多层线路的薄型集成电路制造方法，其特征在于，其中前述电气连接手段，是以雷射钻孔并于孔壁内电镀一导电材料层而连接两相邻的导电线路层。
5.如权利要求1、2、3或4所述的多层线路的薄型集成电路制造方法，其特征在于，前述晶粒是以金属导线连接至基板上的导电线路。
6.如权利要求1、2、3或4所述的多层线路的薄型集成电路制造方法，其特征在于，前述晶粒是以锡球连接至基板上的导电线路。
7.如权利要求1、2、3或4所述的多层线路的薄型集成电路制造方法，其特征在于，前述外露的第一导电线路层是再电镀有一锡膏层。
全文摘要
本发明是一种多层线路的薄型集成电路封装方法，是令一基板(铜板)表面是先显影蚀刻后再重复做曝光显影、电镀等手段以形成第一导电线路层，于此导电线路层上是压合有至少一层背胶铜箔层，利用该背胶铜箔层再形成有第二导电线路层，并与前第一导电线路层构成电气连接，如此重复叠构出多层线路，再令晶粒连接于前述导电线路层上并采灌胶封装步骤覆以一层保护胶体；又，前述基板是自底面再作回蚀刻，而显露出前述导电线路，故制成的成品厚度将可有效减小，据此缩减组件体积。
文档编号H01L21/02GK1549320SQ0313099
公开日2004年11月24日 申请日期2003年5月12日 优先权日2003年5月12日
发明者张荣骞 申请人:相互股份有限公司