专利名称：用以厘清漏电流发生原因的半导体测试结构的利记博彩app
技术领域：
本发明涉及一种半导体领域中用于厘清组件发生问题的原因的测试结构，其特别是关于一种半导体测试结构，用于厘清组件的结与氧化层的漏电流的问题原因。
背景技术：
半导体组件通常是由数层电性不同的材料所共同构成的。当这些材料彼此接触之后，一些因电性不同所衍生的现象也随着发生，这些接触的结果会影响半导体整个组件的表现。通常，以结(junction)来形容半导体组件材料间的各种接触。
利用半导体间的结，加上外界的施加电压方式，例如顺向偏压(forward bias)或逆向偏压(reverse bias)，使得半导体可以作为开关(switch)、整流器(current rectifier)或放大器(amplifier)，甚至将这些整合于一半导体组件中。
然而，由于电子本身的热运动、内部或外部电场、以及外加电压的作用，造成结所衍生的遗漏电流(leakage current)现象。虽然如此，遗漏电流在常用的小整合积集度(integration)的设计上，是可以被忽略的。但是，当半导体组件的尺寸快速减少、整合积集度迅速增加的同时，遗漏电流的存在与发生，便无法忽略。此外，不同半导体结构间的结也成为组件良好表现的关键之一。但是，存在于半导体组件内的结与遗漏电流有许多的来源，当半导体组件的表现或性质发生问题时，会造成很难厘清问题发生的原因。尤其当发生问题的原因之间存在共通性或相似性时，更增加发现原因的困难度。
因此，业界通常会设计一些测试结构，来仿真发生问题的实际半导体组件，找出问题发生的原因。然而，失当的结构设计，不但无法协助找出问题的原因，还会误导判断，增加半导体组件的设计与制造成本。因此，只有正确的测试结构设计，才能事半功倍，迅速且正确地推断问题的原因。
发明内容
本发明的主要目的是提供一种结构设计，用以厘清结与氧化层的遗漏电流原因，籍由三种不同型态的设计，正确地反应出发生问题的主要原因。
本发明的另一目的是提供一种半导体结构设计，用于厘清结与氧化层遗漏电流的原因，籍由放大特定原因的贡献度，找出发生问题的主要原因。
为达到以上所述的目的，本发明提供一种半导体测试结构，用以厘清漏电流发生原因，其包含一阱具有一第一导电性；一第一隔离组件位于该阱中；至少一第一掺杂区位于该第一隔离组件的一侧，该第一掺杂区具有一第二导电性；一第二掺杂区位于该第一隔离组件的相反另一侧的该阱中，该第二掺杂区具有该第一导电性，且其掺杂浓度大于该阱，以及对外连接至一接地电压。
优选的是，本发明所述的半导体测试结构中，当该第一掺杂区位于该阱中，与该阱形成一结，可用以厘清结部分的漏电流发生原因。更优的是，该第二掺杂区与该第一隔离组件分离，单独与该阱形成一结。或者，该第二掺杂区与该第一隔离组件相邻形成一结，以及同时与该阱形成一结。或者，进一步包含彼此分离的该复数个第一掺杂区时，该任两个第一掺杂区之间以一第二隔离组件相隔，该第二隔离组件位于该阱中。此时，最优的是，该复数个第一掺杂区皆连接至一外部正伏特电压。
优选的是，本发明所述的半导体测试结构中，当该第一掺杂区位于该阱中，与该阱形成一结，有彼此分离的该复数个第一掺杂区，该任两个第一掺杂区之间以一多晶硅组件相隔，该多晶硅组件位于该阱上。更优的是，该复数个第一掺杂区皆连接至一外部正伏特电压。
优选的是，本发明所述的半导体测试结构中，当该第一掺杂区位于阱上时，包含一氧化层在该第一掺杂区与该阱之间，该氧化层与该第一掺杂区形成一结，以及同时与该阱形成一结，可用以厘清氧化层部分的漏电流发生原因。更优的是，该第二掺杂区与该第一隔离组件分离，单独与该阱形成一结。或者，该第二掺杂区与该第一隔离组件相邻形成一结，以及同时与该阱形成一结。或者，该第一掺杂区连接至一外部负伏特电压。
优选的是，本发明所述的半导体测试结构中，包含有彼此分离的该复数个第一掺杂区位于阱中，该任两个第一掺杂区之间，以位于阱上的一氧化层与一多晶硅结构相隔，该多晶硅结构连接至一外部负伏特电压。
优选的是，本发明所述的半导体测试结构中，该第一导电性与该第二导电性相反。
本发明提供另一种半导体测试结构，用以厘清漏电流发生原因，该半导体测试结构包含一P型阱；一第一隔离组件位于该P型阱中；至少一N型掺杂区位于该第一隔离组件的一侧；一P型重掺杂区位于该第一隔离组件的相反另一侧的该P型阱中，该P型重掺杂区的掺杂浓度大于该P型阱，以及对外连接至一接地电压。
优选的是，所述的另一种半导体测试结构中，该N型掺杂区位于该P型阱中，与该P型阱形成一结，可用以厘清结部分的漏电流发生原因。更优的是，该P型重掺杂区与该第一隔离组件分离，单独与该P型阱形成一结。或者，该P型重掺杂区与该第一隔离组件相邻形成一结，以及同时与该P型阱形成一结。或者，包含有彼此分离的该复数个N型掺杂区，该任两个N型掺杂区之间以一第二隔离组件相隔，该第二隔离组件位于该P型阱中。此时，最优的是，该复数个N型掺杂区皆连接至一外部正伏特电压。
优选的是，所述的另一种半导体测试结构中，该N型掺杂区位于该P型阱中，与该P型阱形成一结，包含有彼此分离的该复数个N型掺杂区，该任两个N型掺杂区之间以一多晶硅组件相隔，该多晶硅组件位于该P型阱上。更优的是，该复数个N型掺杂区皆连接至一外部正伏特电压。
优选的是，所述的另一种半导体测试结构中，该N型掺杂区位于阱上，包含一氧化层在该N型掺杂区与该P型阱之间，该氧化层与该N型掺杂区形成一结，以及同时与该P型阱形成一结，可用以厘清氧化层部分的漏电流发生原因。更优的是，该P型重掺杂区与该第一隔离组件分离，单独与该P型阱形成一结。或者，该P型重掺杂区与该第一隔离组件相邻形成一结，以及同时与该P型阱形成一结。或者，该N型掺杂区连接至一外部负伏特电压。
优选的是，所述的另一种半导体测试结构中，包含有彼此分离的该复数个N型掺杂区位于阱中，该任两个N型掺杂区之间，以位于阱上的一氧化层与一多晶硅结构相隔，该多晶硅结构连接至一外部负伏特电压。
图1为本发明的一面型(area type)结测试结构的剖面示意图。
图2为本发明的一场缘型(field edge type)结测试结构的剖面示意图。
图3为本发明的一多晶缘型(poly edge type)结测试结构的剖面示意图。
图4为本发明的一面型氧化层测试结构的剖面示意图。
图5为本发明的一场缘型氧化层测试结构的剖面示意图。
图6为本发明的一栅极缘型(gate edge type)氧化层测试结构的剖面示意图。
具体实施例方式
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。
请参照图1所示，图1为本发明的一面型(area type)结测试结构的剖面示意图。阱10，例如一P型阱，可利用在一半导体底材中掺杂P型离子来完成。隔离组件14，例如浅沟槽隔离结构(Shallow Trench Isolation，STI)，位于阱10中。隔离组件14可利用习知的方法形成，在此不加详述。第一掺杂区域12，例如一N型重掺杂区域，形成于隔离组件14的一侧的阱10中，并可连接于一外部正伏特，例如+3.6伏特的电压。此外，第二掺杂区域16，例如一P型重掺杂区域，形成于隔离组件14的相反另一侧的阱10中，并可连接于一外部接地电压。在此实施例中，第二掺杂区域16与隔离组件14是分离的，只与阱10形成一结(junction)。而测试结构的尺寸为500um*500um，但不局限于此大小。
一般计算总的结漏电流时，由结面积、结长度、多晶硅边缘长度与接触数目和各自的漏电流乘积相加得到，因此，图1的结构设计，放大结面积效应，针对结面积所导致的漏电流为主要漏电流发生原因，来进行测试的。
请参照图2所示，图2为本发明的一场缘型(field edge type)结测试结构的剖面示意图。与图1相似，若干隔离组件14位于阱10中。若干第一掺杂区域12，例如一N型重掺杂区域，形成于隔离组件14的一侧的阱10中，且任两个第一掺杂区域12之间由隔离组件14间隔，并且每个第一掺杂区域12可连接于一外部正伏特，例如+3.6伏特的电压。此外，第二掺杂区域16，形成于隔离组件14的相反另一侧的阱10中，并可连接于一外部接地电压。在此实施例中，第二掺杂区域16与隔离组件14是相邻的，同时与隔离组件14与阱10皆形成结。而测试结构的尺寸为5um*500um，数目为500条，但不局限于此大小及数目。这样的结构设计，放大结边缘效应，针对结边缘所导致的漏电流为主要漏电流发生原因，来进行测试的。
请参照图3所示，图3为本发明的一多晶缘型(poly edge type)结测试结构的剖面示意图。与图1类似的，第二掺杂区域16与隔离组件14是分离的。与图2类似的，含有若干个第一掺杂区域12，但任两个第一掺杂区域12之间，以位于阱10上的若干个多晶硅结构18相间隔，并且每个第一掺杂区域12可连接于一外部正伏特，例如+3.6伏特的电压。这样的结构设计，放大多晶硅边缘效应，针对多晶硅边缘于多晶硅蚀刻时所导致的漏电流为主要漏电流发生原因，来进行测试的。
请参照图4所示，图4为本发明的一面型氧化层测试结构的剖面示意图。与图1类似的是，第一掺杂栅极22，例如一N型重掺杂栅极，形成于隔离组件14的一侧的阱10上，并可连接于一外部负伏特，例如-3.6伏特的电压。第二掺杂区域16，例如一P型重掺杂区域，形成于隔离组件14的相反另一侧的阱10中，并可连接于一外部接地电压。此外，一氧化层20介于第一掺杂栅极22与阱10之间。
一般计算总氧化层漏电流时，由氧化层面积、氧化层长度、氧化层边缘长度与接触数目和各自的漏电流乘积相加得到，因此，图4的结构设计，放大氧化层面积效应，针对氧化层面积所导致的漏电流为主要漏电流发生原因，来进行测试的。
请参照图5所示，图5为本发明的一场缘型氧化层测试结构的剖面示意图。若干隔离组件14位于阱10中，其上覆盖一层氧化层20与第一掺杂栅极22，第一掺杂栅极22并可连接于一外部负伏特，例如-3.6伏特的电压。第二掺杂区域16，形成于隔离组件14的相反另一侧的阱10中，并可连接于一外部接地电压。在此实施例中，第二掺杂区域16与隔离组件14是相邻的，同时与隔离组件14与阱10皆形成结。这样的结构设计，放大氧化层边缘效应，针对氧化层边缘所导致的漏电流为主要漏电流发生原因，来进行测试的。
请参照图6所示，图6为本发明的一栅极缘型(gate edge type)氧化层测试结构的剖面示意图。与图3类似的，第二掺杂区域16与隔离组件14是分离的。含有若干个第一掺杂区域12，但任两个第一掺杂区域12之间，以位于阱10上的若干个多晶硅结构18与氧化层20相间隔，并且每个多晶硅结构18可连接于一外部负伏特，例如-3.6伏特的电压。这样的结构设计，放大栅极边缘效应，针对栅极边缘在多晶硅蚀刻时所导致的漏电流为主要漏电流发生原因，来进行测试的。
另一方面，因为漏电流与接触的数目多寡也有关系，因此本发明利用上述测试结构厘清结或氧化层漏电流发生原因时，亦可设计接触数目不同的测试结构，例如一种测试结构具有较少数目的接触，另一种则具有较多数目的接触，如此达到厘清接触数目所造成漏电流的效应。
因此，本发明提供一种半导体测试结构，用以厘清漏电流发生原因，其包含一P型阱，一第一隔离组件位于该P型阱中，至少一N型掺杂区位于该第一隔离组件的一侧；及一P型重掺杂区位于该第一隔离组件的相反另一侧的该P型阱中，该P型重掺杂区的掺杂浓度大于该P型阱，以及对外连接至一接地电压。
应当理解，本发明的半导体测试结构设计可被广泛地应用到许多半导体设计中，并且可利用许多不同的半导体材料制作，透过本较佳实施例，本领域的普通技术人员可以清楚地推知本较佳实施例中许多的结构可以改变，材料也可替换，这些一般的替换并不脱离本发明的权利要求所界定的的保护范围。
其次，上述较佳实施例中，本发明表示半导体结构的剖面图在半导体制程中会不依一般比例作局部放大以利说明，然不应以此作为有限定的认知。此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在于使本领域的普通技术人员能够了解本发明的内容并据以实施，但不能以此来限定本发明的专利范围，即大凡依本发明所揭示的技术特征所作的等同变化或修饰，仍应涵盖在本发明的专利保护范围之内。
权利要求
1.一种半导体测试结构，用以厘清漏电流发生原因，该半导体测试结构包含一阱具有一第一导电性；一第一隔离组件位于该阱中；至少一第一掺杂区位于该第一隔离组件的一侧，该第一掺杂区具有一第二导电性；及一第二掺杂区位于该第一隔离组件的相反另一侧的该阱中，该第二掺杂区具有该第一导电性，且其掺杂浓度大于该阱，以及对外连接至一接地电压。
2.如权利要求1所述的半导体测试结构，其特征在于，当该第一掺杂区位于该阱中，与该阱形成一结，可用以厘清结部分的漏电流发生原因。
3.如权利要求2所述的半导体测试结构，其特征在于，该第二掺杂区与该第一隔离组件分离，单独与该阱形成一结。
4.如权利要求2所述的半导体测试结构，其特征在于，该第二掺杂区与该第一隔离组件相邻形成一结，以及同时与该阱形成一结。
5.如权利要求2所述的半导体测试结构，其特征在于，当还包含彼此分离的该复数个第一掺杂区时，该任两个第一掺杂区之间以一第二隔离组件相隔，该第二隔离组件位于该阱中。
6.如权利要求5所述的半导体测试结构，其特征在于，该复数个第一掺杂区皆连接至一外部正伏特电压。
7.如权利要求2所述的半导体测试结构，其特征在于，当还包含彼此分离的该复数个第一掺杂区时，该任两个第一掺杂区之间以一多晶硅组件相隔，该多晶硅组件位于该阱上。
8.如权利要求7所述的半导体测试结构，其特征在于，该复数个第一掺杂区皆连接至一外部正伏特电压。
9.如权利要求1所述的半导体测试结构，其特征在于，当该第一掺杂区位于阱上时，包含一氧化层在该第一掺杂区与该阱之间，该氧化层与该第一掺杂区形成一结，以及同时与该阱形成一结，可用以厘清氧化层部分的漏电流发生原因。
10.如权利要求9所述的半导体测试结构，其特征在于，该第二掺杂区与该第一隔离组件分离，单独与该阱形成一结。
11.如权利要求9所述的半导体测试结构，其特征在于，该第二掺杂区与该第一隔离组件相邻形成一结，以及同时与该阱形成一结。
12.如权利要求9所述的半导体测试结构，其特征在于，该第一掺杂区连接至一外部负伏特电压。
13.如权利要求1所述的半导体测试结构，其特征在于，当包含彼此分离的该复数个第一掺杂区位于阱中时，该任两个第一掺杂区之间，以位于阱上的一氧化层与一多晶硅结构相隔，该多晶硅结构连接至一外部负伏特电压。
14.如权利要求1所述的半导体测试结构，其特征在于，该第一导电性与该第二导电性相反。
15.一种半导体测试结构，用以厘清漏电流发生原因，该半导体测试结构包含一P型阱；一第一隔离组件位于该P型阱中；至少一N型掺杂区位于该第一隔离组件的一侧；及一P型重掺杂区位于该第一隔离组件的相反另一侧的该P型阱中，该P型重掺杂区的掺杂浓度大于该P型阱，以及对外连接至一接地电压。
16.如权利要求15所述的半导体测试结构，其特征在于，当该N型掺杂区位于该P型阱中，与该P型阱形成一结，可用以厘清结部分的漏电流发生原因。
17.如权利要求16所述的半导体测试结构，其特征在于，该P型重掺杂区与该第一隔离组件分离，单独与该P型阱形成一结。
18.如权利要求16所述的半导体测试结构，其特征在于，该P型重掺杂区与该第一隔离组件相邻形成一结，以及同时与该P型阱形成一结。
19.如权利要求16所述的半导体测试结构，其特征在于，当还包含彼此分离的该复数个N型掺杂区时，该任两个N型掺杂区之间以一第二隔离组件相隔，该第二隔离组件位于该P型阱中。
20.如权利要求19所述的半导体测试结构，其特征在于，该复数个N型掺杂区皆连接至一外部正伏特电压。
21.如权利要求16所述的半导体测试结构，其特征在于，当还包含彼此分离的该复数个N型掺杂区时，该任两个N型掺杂区之间以一多晶硅组件相隔，该多晶硅组件位于该P型阱上。
22.如权利要求21所述的半导体测试结构，其特征在于，该复数个N型掺杂区皆连接至一外部正伏特电压。
23.如权利要求15所述的半导体测试结构，其特征在于，当该N型掺杂区位于阱上时，还包含一氧化层在该N型掺杂区与该P型阱之间，该氧化层与该N型掺杂区形成一结，以及同时与该P型阱形成一结，可用以厘清氧化层部分的漏电流发生原因。
24.如权利要求23所述的半导体测试结构，其特征在于，该P型重掺杂区与该第一隔离组件分离，单独与该P型阱形成一结。
25.如权利要求23所述的半导体测试结构，其特征在于，该P型重掺杂区与该第一隔离组件相邻形成一结，以及同时与该P型阱形成一结。
26.如权利要求23所述的半导体测试结构，其特征在于，该N型掺杂区连接至一外部负伏特电压。
27.如权利要求15所述的半导体测试结构，其特征在于，当包含彼此分离的该复数个N型掺杂区位于阱中，该任两个N型掺杂区之间，以位于阱上的一氧化层与一多晶硅结构相隔，该多晶硅结构连接至一外部负伏特电压。
全文摘要
本发明提供一种半导体测试结构，用以厘清漏电流发生原因，其包含一阱具有一第一导电性，一第一隔离组件位于阱中，至少一第一掺杂区位于第一隔离组件的一侧，此第一掺杂区具有一第二导电性，一第二掺杂区位于第一隔离组件的相反另一侧的阱中，此第二掺杂区具有第一导电性，且其掺杂浓度大于阱，以及对外连接至一接地电压。此种结构可以厘清结或氧化层所导致的漏电流的各种型态，例如面型、场缘型、多晶硅缘型或是栅极缘型的贡献度。
文档编号H01L21/66GK1549321SQ0312882
公开日2004年11月24日 申请日期2003年5月23日 优先权日2003年5月23日
发明者蔡孟锦, 郑望, 冷德学 申请人:上海宏力半导体制造有限公司