专利名称：分离栅极闪存单元及其制造方法
技术领域：
本发明涉及一种半导体组件，且特别涉及一种分离栅极闪存单元及其制造方法。
背景技术：
闪存组件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存组件。
典型的闪存组件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以隧穿氧化层(Tunnel Oxide)相隔。当对闪存进行写入/抹除(Write/Erase)数据的操作时，藉由于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存中的数据时，于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的开/关，而此通道的开/关即为判读资料值“0”或“1”的依据。
当上述闪存在进行数据的抹除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓的过度抹除(Over-erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。
为了解决组件过度抹除的问题，目前业界提出一种分离栅极(Split Gate)闪存。图1所示为一种传统的分离栅极闪存单元的结构剖面图。请参照图1，此闪存单元由衬底100起，依序为隧穿介电层102、浮置栅极104、栅间介电层106(Inter-gate Dielectric)与选择栅极108，其中选择栅极108除位于浮置栅极104上方之外，尚有一部分延伸至衬底100上方，且与衬底100间以选择栅极介电层110相隔。源极区112位于浮置栅极104一侧的衬底100中，漏极区114则位于延伸至衬底100的选择栅极108一侧的衬底100中。如此则当过度抹除现象太过严重，而使浮置栅极104下方通道在选择栅极108未加工作电压状态下即持续打开时，选择栅极108下方的通道仍能保持关闭状态，使得漏极区114与源极区112无法导通，而能防止数据的误判。
然而，由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸比堆栈式栅极结构的存储单元尺寸大，而产生所谓无法增加组件集成度的问题。
而且，随着集成电路正以更高的集成度朝向小型化的组件发展，存储单元的尺寸可藉由减小存储单元的栅极长度方式来达成。但是，栅极长度变小会缩短了隧穿氧化层下方的通道长度(Channel Length)，于是在程序化此存储单元时，漏极区与源极区的间就容易发生不正常的电性贯通(PunchThrough)，如此将严重影响此存储单元的电性表现。
此外，上述闪存单元在形成选择栅极的步骤中，由于选择栅极有光罩对准的问题，因此造成延伸至衬底的选择栅极下方的通道区无法正确的定义。亦即，在图案化选择栅极时若产生误对准的状况，则共享源极区的两存储单元的信道区长度不一致，于是就会造成存储单元程序化不对称的问题，导致两存储单元特性不同。
发明内容
有鉴于此，本发明的一个目的在于提供一种分离栅极闪存单元及其制造方法，可以避免在程序化时源极区与漏极区产生击穿(Punch through)现象，而提升存储单元效能。
本发明的目的再一目的是提供一种分离栅极闪存单元及其制造方法，利用自行对准的工艺形成选择栅极，可以避免两存储单元的信道区长度不一致的问题，而可以防止存储单元程序化不对称的问题，并提高存储单元效能。
本发明的又一目的是提供一种分离栅极闪存单元及其制造方法，选择栅极制作于浮置栅极侧壁并延伸至衬底中的沟槽侧壁，因此可以缩小存储单元的尺寸，并能够提高内存组件的集成度本发明提供一种分离栅极闪存单元，此分离栅极闪存单元是由衬底、堆栈结构、第一栅间介电层、第二栅间介电层、选择栅极、选择栅极介电层、源极区与漏极区所构成。衬底具有一沟槽。堆栈结构设置于衬底上，且此堆栈结构从衬底起依序为隧穿介电层、浮置栅极与顶盖层。第一栅间介电层设置于堆栈结构的第一侧的侧壁，且第一栅间介电层与沟槽的顶部相邻。第二栅间介电层设置于堆栈结构的第二侧的侧壁。选择栅极设置于堆栈结构的第一侧与沟槽的侧壁。选择栅极介电层设置于选择栅极与衬底的间。源极区设置于堆栈结构的第二侧的衬底中。漏极区设置于选择栅极一侧的沟槽底部。
本发明的分离栅极闪存单元的选择栅极设置于堆栈结构的第一侧与沟槽的侧壁，因此其通道区是设置于沟槽侧壁的衬底中(垂直式信道区)，而信道长度是由沟槽深度来决定。于是，即使组件尺寸(栅极长度)缩小，也可以藉由控制沟槽的深度准确的控制通道长度，而可以避免在程序化时所造成的源极区与漏极区电性贯通的问题，并可以增加组件集成度。
本发明另外提供一种分离栅极闪存单元的制造方法，此方法提供已形成堆栈结构的衬底，且堆栈结构由衬底起依序为隧穿介电层、浮置栅极与顶盖层。接着，于堆栈结构的第一侧的衬底中形成源极区后，于该堆栈结构的侧壁形成栅间介电层。然后，于堆栈结构的第二侧的衬底中形成沟槽，并于沟槽的侧壁与底部形成选择栅极介电层。于堆栈结构的第二侧的侧壁与沟槽的侧壁形成选择栅极后，于选择栅极一侧的沟槽底部形成漏极区。
本发明的分离栅极闪存单元的制造方法中，采用自行对准的方式形成选择栅极，由于没有使用到光刻技术，因此可以增加工艺裕度，并可以节省工艺成本与工艺时间。而且，可以避免相邻存储单元的信道区不一致的问题，并可以防止存储单元程序化的不对称，而提升内存的可靠度。
而且，选择栅极形成于堆栈结构与沟槽的侧壁上，因此选择栅极的通道区是设置于沟槽侧壁的衬底中(垂直式通道区)。于是，即使组件尺寸(栅极长度)缩小，藉由控制沟槽的深度准确的控制通道长度，而可以避免在程序化时所造成的源极区与漏极区电性贯通的问题，并可以增加组件集成度。
本发明另外提供一种分离栅极闪存单元的制造方法，此方法提供已依序形成隧穿介电层、第一导体层与掩模层的衬底。图案化掩模层以形成暴露部分第一导体层的开口后，于暴露的第一导体层上形成顶盖层。接着，移除掩模层，并以顶盖层为掩模，蚀刻第一导体层、隧穿介电层而形成堆栈结构。于堆栈结构的第一侧的衬底中形成源极区后，于堆栈结构的侧壁形成栅间介电层。然后，于堆栈结构的第二侧的衬底中形成沟槽，并于沟槽的侧壁与底部形成选择栅极介电层与于衬底上形成第二导体层。接着，移除部分第二导体层以于堆栈结构的第一侧的侧壁形成导体间隙壁与于堆栈结构的第二侧的侧壁、沟槽的侧壁形成选择栅极。之后，于选择栅极一侧的沟槽底部形成漏极区。
本发明的分离栅极闪存单元的制造方法中，在移除部分第二导体层以于堆栈结构的第一侧的侧壁形成导体间隙壁与于堆栈结构的第二侧的侧壁、沟槽的侧壁形成选择栅极的步骤之后与于选择栅极一侧的沟槽底部形成漏极区之前，可进行一蚀刻步骤以移除导体间隙壁。
本发明的分离栅极闪存单元的制造方法中，采用自行对准的方式形成选择栅极，由于没有使用到光刻技术，因此可以增加工艺裕度，并可以节省工艺成本与工艺时间。而且，因为可以避免相邻存储单元的信道区不一致的问题，所以可以防止存储单元程序化的不对称，而提升内存的可靠度。
而且，选择栅极形成于堆栈结构与沟槽的侧壁上，因此选择栅极的通道区是设置于沟槽侧壁的衬底中(垂直式通道区)。于是，即使组件尺寸(栅极长度)缩小，藉由控制沟槽的深度准确的控制通道长度，而可以避免在程序化时所造成的源极区与漏极区电性贯通的问题，并可以增加组件集成度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明。
图1为示出传统一种分离栅极闪存单元的结构剖面图；图2为示出本发明的分离栅极闪存单元的结构剖面图；以及图3为示出本发明的分离栅极闪存单元的制造流程剖面图。
其中，附图标记说明如下100、200、300衬底102、202、302、302a隧穿介电层104、204浮置栅极106、208a、208b、318a、318b栅间介电层108、212选择栅极110、210、324选择栅极介电层112、214、316源极区114、216、334漏极区
206、310顶盖层218、322沟槽220通道区304、304a、328导体层306掩模层308开口312堆栈结构314、320、332图案化光致抗蚀剂层326介电层330导体间隙壁具体实施方式
图2所示出为本发明的分离栅极闪存单元的结构剖面图。
请参照图2，本发明闪存单元是由衬底200、隧穿介电层202、浮置栅极204、顶盖层206、栅间介电层208a、栅间介电层208b、选择栅极介电层210、选择栅极212、源极区214与漏极区216所构成。
衬底200具有一沟槽218。浮置栅极204设置于衬底200上。隧穿介电层设置于浮置栅极204与衬底200之间，其材质例如是氧化硅。顶盖层206设置于浮置栅极204上，其材质例如是氧化硅。隧穿介电层202、浮置栅极204与顶盖层206构成堆栈结构222。栅间介电层208a设置于堆栈结构220的一侧的侧壁上，且栅间介电层208a与沟槽218的顶部相邻。栅间介电层208b设置于堆栈结构220的另一侧的侧壁上。栅间介电层208a与栅间介电层208b的材质例如是氧化硅/氮化硅或氧化硅/氮化硅/氧化硅。选择栅极212设置于堆栈结构222、栅间介电层208a与沟槽218的侧壁，其材质例如是掺杂多晶硅。选择栅极介电层210设置于选择栅极212与沟槽218之间。源极区214设置于堆栈结构222的栅间介电层208b一侧的衬底200中。漏极区216设置于选择栅极212一侧的沟槽218底部。
在本发明的上述实施例中，选择栅极212设置于顶盖层206、栅间介电层208a与沟槽218的侧壁，因此其通道区220是设置于沟槽218侧壁的衬底200中(垂直式信道区)，而且信道区220长度是由沟槽218的深度来决定。于是，即使组件尺寸(栅极长度)缩小，也可以藉由控制沟槽218的深度准确的控制通道长度，而可以避免在程序化时所造成的源极区与漏极区电性贯通的问题。
而且，由于选择栅极212设置于顶盖层206、栅间介电层208a与沟槽218的侧壁，因此可使存储单元的尺寸缩小，而可以增加组件集成度。
图3A至图3H所示出为本发明优选实施例的一种分离栅极闪存单元的制造流程剖面图，其用以说明本发明的闪存的制造方法。
首先，请参照图3A，提供一衬底300，此衬底300例如是硅衬底，此衬底300已形成组件隔离结构(未图标)，此组件隔离结构成条状的布局，并用以定义出有源区。组件隔离结构的形成方法例如是区域氧化法(LocalOxidation，LOCOS)或浅沟槽隔离法(Shallow Trench Isolation，STI)。接着，在衬底300上形成一层隧穿介电层302，此隧穿介电层302的材质例如是氧化硅，隧穿介电层302的形成方法例如是热氧化法(Thermal Oxidation)。
接着，于隧穿介电层302上形成一层导体层304，其材质例如是掺杂的多晶硅，此导体层304的形成方法例如是利用化学汽相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成的。
然后，于导体层304上形成一层掩模层306，此掩模层306的材质例如是氮化硅，其形成方法例如是化学汽相沉积法(Chemical Vapor Deposition，CVD)。接着，图案化掩模层306以于掩模层306中形成多个暴露导体层304的开口308。
接着，请参照图3B，于开口308所暴露的导体层304上形成一层顶盖层310，此顶盖层310的材质例如是氧化硅，其形成方法例如是热氧化法。顶盖层310形成之后，移除掩模层306。然后，以顶盖层310为自行对准(Self-Alignment)掩模，蚀刻导体层304、隧穿介电层302直到曝露出衬底300，而形成导体层304a与隧穿介电层302a。顶盖层310、导体层304a、隧穿介电层302a构成堆栈结构312，且导体层304a作为存储单元的浮置栅极。
接着，请参照图3C，于衬底300上形成一图案化光致抗蚀剂层314，此图案化光致抗蚀剂层314暴露预定形成源极的区域。然后，进行一离子注入步骤，于堆栈结构312一侧的衬底300中形成源极区316。
接着，请参照图3D，移除图案化光致抗蚀剂层314后，于堆栈结构312的侧壁形成栅间介电层318a与栅间介电层318b。栅间介电层318a与栅间介电层318b的材质例如是氧化硅/氮化硅等，栅间介电层318a与栅间介电层318b的形成方法例如是先以热氧化法形成一层氧化硅层，再利用低压化学汽相沉积法形成一层氮化硅层后，进行非等向性蚀刻步骤，移除部分氧化硅层与氮化硅层而形成的。
接着，请参照图3E，于衬底300上形成另一层图案化光致抗蚀剂层320，此图案化光致抗蚀剂层320覆盖住源极区316。然后，以图案化光致抗蚀剂层320与形成有栅间介电层318a、318b的堆栈结构312为掩模，进行蚀刻步骤，而于堆栈结构312形成有栅间介电层318a一侧的衬底300中形成沟槽322。
接着，请参照图3F，移除图案化光致抗蚀剂层320后，于沟槽322的侧壁与底部形成一层介电层324。此介电层324的材质例如是氧化硅，其形成方法例如是热氧化法(Thermal Oxidation)。当然，在源极区316上方也会形成介电层326，而且在栅间介电层318a、318b表面也会形成一层薄的氧化硅层，而使栅间介电层318a、318b形成氧化硅/氮化硅/氧化硅结构。
然后，于堆栈结构312的形成有栅间介电层318a一侧的侧壁与沟槽322的侧壁形成导体层328。此导体层328作为分离栅极闪存单元的选择栅极。导体层328的形成步骤例如是于衬底300上形成一层导体材料层(未示出)。之后，进行一非等向性蚀刻工艺，移除部分导体材料层，以于堆栈结构312的形成有栅间介电层318a一侧的侧壁与沟槽322的侧壁形成导体层328。在此步骤中，于堆栈结构312的形成有栅间介电层318b一侧的侧壁也会形成导体间隙壁330。导体层328、导体间隙壁330的材质例如是掺杂的多晶硅，其例如是利用化学汽相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成的。
接着，请参照图3G，于衬底上形成一层图案化光致抗蚀剂层332，此图案化光致抗蚀剂层332暴露源极区316上方的区域。然后，进行一蚀刻步骤，移除导体间隙壁330。导体间隙壁330的移除方法，例如是湿式蚀刻法或干式蚀刻法。在本实施例中，相邻两存储单元的导体间隙壁330彼此电性连接，而容易造成相邻两存储单元在操作时造成彼此干扰，因此系需将导体间隙壁330移除。当然，若相邻两存储单元的导体间隙壁330彼此分离而没有电性连接，则可以省去移除导体间隙壁330的步骤。
接着，请参照图3H，移除图案化光致抗蚀剂层332后，于衬底300上形成另一层图案化光致抗蚀剂层(未示出)，此图案化光致抗蚀剂层暴露预定形成漏极的区域。然后进行一离子注入步骤，而于导体层328一侧的沟槽322底部形成一漏极区334。接着，再移除图案化光致抗蚀剂层。后续完成分离栅极闪存的工艺为本领域技术人员所熟知，在此不再赘述。
在上述实施例中，选择栅极(导体层328)系形成于堆栈结构312与沟槽322的侧壁上，因此选择栅极(导体层328)的通道区是设置于沟槽322侧壁的衬底300中(垂直式通道区)。于是，即使组件尺寸(栅极长度)缩小，也可以藉由控制沟槽322的深度准确的控制通道长度，而可以避免在程序化时所造成的源极区与漏极区电性贯通的问题。
而且，由于选择栅极(导体层328)形成于堆栈结构312与沟槽322的侧壁，因此可使存储单元的尺寸缩小，而可以增加组件集成度。
此外，本发明采用自行对准的方式形成选择栅极(导体层328)，由于没有使用到光刻技术，因此可以增加工艺裕度，并可以节省工艺成本与工艺时间。
另外，本发明采用自行对准的方式形成选择栅极(导体层328)，而可以使得相邻存储单元的信道区具有相同的长度，于是在操作此闪存时，因为共享源极区的两存储单元的信道区长度相同，所以可以避免存储单元程序化不对称的问题，而可以提升内存的可靠度。
虽然本发明已以一优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以所附权利要求为准。
权利要求
1.一种分离栅极闪存单元，包括一衬底，该衬底具有一沟槽；一堆栈结构，设置于该衬底上，该堆栈结构从该衬底起依序为一隧穿介电层、一浮置栅极与一顶盖层；一第一栅间介电层，设置于该堆栈结构的一第一侧的侧壁，且该第一栅间介电层与该沟槽的顶部相邻；一第二栅间介电层，设置于该堆栈结构的一第二侧的侧壁；一选择栅极，设置于该堆栈结构的该第一侧与该沟槽的侧壁；一选择栅极介电层，设置于该选择栅极与该衬底之间；一源极区，设置于该堆栈结构的该第二侧的该衬底中；以及一漏极区，设置于该选择栅极一侧的该沟槽底部。
2.如权利要求1所述的分离栅极闪存单元，其中该第一栅间介电层与该第二栅间介电层的材质为氧化硅/氮化硅、或氧化硅/氮化硅/氧化硅。
3.如权利要求1所述的分离栅极闪存单元，其中该隧穿介电层的材质包括氧化硅。
4.如权利要求1所述的分离栅极闪存单元，其中该浮置栅极的材质包括掺杂多晶硅。
5.如权利要求1所述的分离栅极闪存单元，其中该选择栅极的材质包括掺杂多晶硅。
6.一种分离栅极闪存单元的制造方法，包括提供一衬底；于该衬底上形成一堆栈结构，该堆栈结构由该衬底起依序为一隧穿介电层、一浮置栅极与一顶盖层；于该堆栈结构的一第一侧的该衬底中形成一源极区；于该堆栈结构的侧壁形成一栅间介电层；于该堆栈结构的一第二侧的该衬底中形成一沟槽；于该沟槽的侧壁与底部形成一选择栅极介电层；于该堆栈结构的该第二侧的侧壁与该沟槽的侧壁形成一选择栅极；以及于该选择栅极一侧的该沟槽底部形成一漏极区。
7.如权利要求6所述的分离栅极闪存单元的制造方法，其中于该堆栈结构的该第二侧的侧壁与该沟槽的侧壁形成该选择栅极的步骤包括于该衬底上形成一第二导体层；以及移除部分该第二导体层，以于该堆栈结构的该第一侧的侧壁形成一导体间隙壁与于该堆栈结构的该第二侧的侧壁、该沟槽的侧壁形成该选择栅极。
8.如权利要求7所述的分离栅极闪存单元的制造方法，其中移除部分该第二导体层的方法包括非等向性蚀刻法。
9.如权利要求7所述的分离栅极闪存单元的制造方法，其中于该堆栈结构的该第二侧的侧壁与该沟槽的侧壁形成该选择栅极的步骤之后更包括移除该导体间隙壁。
10.如权利要求6所述的分离栅极闪存单元的制造方法，其中于该堆栈结构的侧壁形成该栅间介电层的步骤包括于该浮置栅极的侧壁形成一氧化硅层；以及于该氧化硅层上形成一氮化硅层。
11.如权利要求6所述的分离栅极闪存单元的制造方法，其中于该沟槽的侧壁与底部形成该栅介电层的方法包括热氧化法。
12.一种分离栅极闪存单元的制造方法，包括提供一衬底；该衬底上依序形成一隧穿介电层、一第一导体层与一掩模层；图案化该掩模层以形成暴露部分该第一导体层的一开口；于暴露的该第一导体层上形成一顶盖层；移除该掩模层；以该顶盖层为掩模，蚀刻该第一导体层、该隧穿介电层而形成一堆栈结构；于该堆栈结构的一第一侧的该衬底中形成一源极区；于该堆栈结构的侧壁形成一栅间介电层；于该堆栈结构的一第二侧的该衬底中形成一沟槽；于该沟槽的侧壁与底部形成一选择栅极介电层；于该衬底上形成一第二导体层；移除部分该第二导体层以于该堆栈结构的该第一侧的侧壁形成一导体间隙壁与于该堆栈结构的该第二侧的侧壁、该沟槽的侧壁形成一选择栅极；以及于该选择栅极一侧的该沟槽底部形成一漏极区。
全文摘要
本发明公开了一种分离栅极闪存单元，其由具有一沟槽的衬底；设置于衬底上，且由隧穿介电层、浮置栅极与顶盖层所构成的堆栈结构；分别设置于堆栈结构的侧壁的第一栅间介电层与第二栅间介电层，且第一栅间介电层与沟槽的顶部相邻、设置于堆栈结构的第一栅间介电层侧与沟槽的侧壁的选择栅极、设置于选择栅极与衬底之间的选择栅极介电层、设置于堆栈结构的第二栅间介电层侧的衬底中的源极区与设置于选择栅极一侧的沟槽底部的漏极区。
文档编号H01L27/105GK1542973SQ0312502
公开日2004年11月3日 申请日期2003年4月29日 优先权日2003年4月29日
发明者张格荥, 许汉杰 申请人:力晶半导体股份有限公司