半导体装置的制造方法

专利名称：半导体装置的制造方法
技术领域：
本发明涉及一种半导体装置的制造方法，更详细的说，涉及具有电容的半导体装置的制造方法。
背景技术：
作为即使切断电源仍然能够储存信息的非易失性存储器，已知有闪存(Flash Memory)和强电介质存储器(FeRAM)。
闪存具有设置在绝缘栅极型电场效应晶体管(IGFET)的栅极绝缘膜中的浮动栅极，其是通过在浮动栅极中存储成为存储信息的电荷来进行信息存储的。信息的写入、删除都需要通过栅极绝缘膜的沟道电流流动，所以需要比较高的电压。
FeRAM具有利用强电介质的磁滞特性进行信息存储的强电介质电容。在强电介质电容中，在上部电极和下部电极之间形成的强电介质膜，与施加在上部电极和下部电极之间的电压相应的产生极化，如果施加电压的极性颠倒，则自发极化的极性也发生颠倒。根据检测该自发极化的极性、大小可以进行信息的读取。
FeRAM与闪存相比具有这样的优点，即可以在低电压下工作，并能够节省电力而进行高速的写入。
如文献1(日本专利特开2001-60669号公报)中所述，FeRAM的存储单元具有形成在硅基板上的MOS晶体管；形成在硅基板和MOS晶体管上的第1层间绝缘膜；形成在第1层间绝缘膜上的强电介质电容；形成在强电介质电容和第1层间绝缘膜上的第2层间绝缘膜；埋设于形成在第1以及第2层间绝缘膜上的通孔内、与MOS晶体管连接的导电性插件；将导电性插件与强电介质电容的上部电极连接的第1配线图案；形成在第1配线图案和第2层间绝缘膜上的第3层间绝缘膜；形成在第3层间绝缘膜上的第2配线图案。
但是，在用铝形成第1配线图案的情况下，第1配线图案的拉伸应力会导致强电介质电容的残留极化特性的劣化。为了对它进行改善，文献2(日本专利特开2001-36025号公报)提供了一种技术方案，以超过构成强电介质电容的强电介质膜的居里(curie)点的温度对铝膜进行加热来缓和拉伸应力之后，再用铝膜进行图案成形而形成配线图案。
此外，文献3(日本专利特开平11-330390号公报)中提供一种技术方案，即形成层间绝缘膜，使得相对于强电介质电容而成为拉伸应力。
而且，文献4(日本专利特开平6-188249号公报)中还提供了一种这样的方法，即通过在形成电容之前，在基板的背面上形成SiN膜，且该SiN膜具有与形成在基板表面上的SiN膜的组成和膜厚相同的组成和膜厚，从而抑制基板的弯曲。
根据文献1，覆盖强电介质电容的层间绝缘膜，增强了压缩(compressive)应力，提供了自身要膨胀的方向的力。因此，在强电介质电容的上面重叠形成多个层间绝缘膜的情况下，每当成膜时，都增加了强电介质电容的收缩力，使得强电介质电容劣化。
根据文献2，由于在第1配线图案之间的间隙中仍然存在层间绝缘膜，所以存在着无论第1配线图案的应力如何，层间绝缘膜的压缩应力都使得强电介质电容劣化的问题。
根据文献3，会产生如下另外的问题，即由于具有拉伸应力的层间绝缘膜含有较多水分，由于水分而导致强电介质电容劣化。
在文献4的方法中，根据本申请发明人的调查了解到，由于在晶片(wafer)内施加于电容的应力的偏差较大，难以进行均匀的应力调整。
发明的公开本发明的目的在于提供一种半导体装置及其制造方法，能够良好且均匀的维持或者提高被层间绝缘膜覆盖的电容的特性。
上述问题，通过一种半导体装置的制造方法来解决，该半导体装置的制造方法的特征是，具有在半导体基板的上方形成第1绝缘膜的工序；在上述第1绝缘膜上形成具有下部电极、电介质膜和上部电极的电容的工序；形成覆盖上述电容的第2绝缘膜的工序；在形成上述第2绝缘膜之后，在上述半导体基板的背面形成应力控制绝缘膜的工序。
根据本发明，在形成覆盖电容的第2绝缘膜之后，在基板的背面形成应力控制绝缘膜。例如，形成应力控制绝缘膜，使得具有与第2绝缘膜相同的压缩应力，或者相同的拉伸应力。这样，在缓和了由第2绝缘膜产生的应力的同时，可以进行均匀的应力调整，其结果是可以实现良好且均匀的维持或者提高电容的特性。根据本申请发明人的实验，在将本申请发明适用于具有强电介质的电容绝缘膜的FeRAM的制造方法中的时候，能够实现开关电荷(スイッチングチャ一ジ)的特性以及其偏差的提高。
而且，由于可以降低整个晶片的应力，所以能够防止在平面结构的FeRAM中显著产生的所谓端劣化。端劣化就是，由于在与多个电容共通的下部电极上的端部的电容的电介质膜的侧部应力集中，而导致电容特性容易劣化的现象。该现象是在电容上形成以TEOS作为原料而形成的绝缘膜的情况下产生的。
本申请发明中，尤其可以赋予第2绝缘膜和应力控制绝缘膜相同的压缩应力，该情况下，优选用水分含有量少、优质的绝缘膜来覆盖电容。
在半导体基板的背面形成的应力控制绝缘膜，可在不要时除去。该情况下，可以在下述工序之后，除去应力控制绝缘膜，该工序是在第2绝缘膜上形成配线的工序，而该配线通过贯通第2绝缘膜的通孔连接电容的上部电极。这是因为，通过用蚀刻法在电容的上部电极的上方的第2绝缘膜上形成的通孔，为了改善电容的电介质膜的膜质量，进行了在高温下退火的工序，但是在该退火结束之后并不进行更高温度的热处理，而且在第2绝缘膜上形成配线之后，即使除去了应力控制绝缘膜暂时调整的应力的变化也很小。
附图的简单说明

图1是表示本发明实施形式的半导体装置的制造工序的截面图(其1)。
图2(a)、图2(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其2)。
图3(a)、图3(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其3)。
图4(a)、图4(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其4)。
图5(a)、图5(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其5)。
图6(a)、图6(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其6)。
图7(a)、图7(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其7)。
图8(a)、图8(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其8)。
图9(a)、图9(b)是表示本发明实施形式的半导体装置的制造工序的截面图(其9)。
图10是表示本发明实施形式的半导体装置的制造工序的截面图(其10)。
图11是表示本发明实施形式的半导体装置的制造工序的截面图(其11)。
图12是表示由本发明实施形式的半导体装置的制造方法形成的电容以及晶体管和配线、导电性垫之间的配置关系的平面图。
图13是表示由本发明实施形式的半导体装置的制造方法制成的FeRAM的电容的开关电荷分布的曲线图。
实施发明的最佳方式下面，基于附图对本发明的实施形式进行说明。
图1～图11是表示本发明实施形式的平面结构的FeRAM的制造工序的截面图。
对形成图1所示的结构的工序进行说明。
首先，如图1所示，在n型或者p型的硅(半导体)基板1表面通过LOCOS(Local Oxidation of Silicon硅的局部氧化)法形成元件分离绝缘膜2。作为元件分离绝缘膜2，除了用LOCOS法形成的结构之外，还可以采用STI(Shallow Trench Isolation浅槽隔离)结构。
形成这样的元件分离绝缘膜2之后，在硅基板1的存储单元区域A和周围电路区域B中的规定的活性区域(晶体管形成区域)上选择性的导入p型杂质、n型杂质，形成p阱3a和n阱3b。而且，为了在周围电路区域B中形成CMOS，不仅形成n阱3b，还形成p阱(未图示)。
之后，对硅基板1的活性区域表面进行热氧化，形成构成为栅极绝缘膜的硅氧化膜。
然后，在硅基板1的上侧整个表面上形成非晶硅或者多晶硅的膜，接着，注入杂质的离子使得硅膜低电阻化。之后，用光刻法将硅膜图案成形为规定的形状，并形成栅电极5a、5b、5c以及配线5d。
在存储单元区域A中，在1个p阱3a上以大致平行的间隔配置2个栅电极5a、5b，并在附图的纸的垂直方向上延伸。这些栅电极5a、5b形成字线WL的一部分。
然后，在存储单元区域A，在栅电极5a、5b的两侧的p阱3a内离子注入n型杂质，形成构成为p沟道MOS晶体管的源极/漏极的3个n型杂质扩散区域6a。与此同时，在周围电路区域B的p阱(未图示)中也形成n型杂质扩散区域。
接着，在周围电路区域B，在n阱3b之中栅电极5c的两侧离子注入p型杂质，形成构成为p沟道MOS晶体管的源极/漏极的p型杂质扩散区域6b。
然后，在硅基板1的整个表面上形成绝缘膜之后，对该绝缘膜进行蚀刻，仅在栅电极5a～5c的两侧部分上作为侧壁绝缘膜7而残留下来。作为该绝缘膜，例如通过CVD(Chemical Vapor Deposition化学气相沉积)法形成氧化硅(SiO2)。
而且，将栅电极5a～5c和侧壁绝缘膜7作为掩膜使用，通过在p阱3a内再一次注入n型杂质离子，使n型杂质扩散区域6a成为LDD结构，而且通过在n阱3b内再一次注入p型杂质离子，使p型杂质扩散区域6b也成为LDD结构。
而且，n型杂质和p型杂质的区分，可以使用抗蚀剂图案来进行。
如上所述，在存储单元区域A中，用p阱3a和栅电极5a、5b以及其两侧的n型杂质扩散区域6a等构成n型MOSFET，且，在周围电路区域B中，用n阱3b和栅电极5c以及其两侧的p型杂质扩散区域6b等构成p型MOSFET。
然后，在整个面上形成高熔点金属膜、例如Ti、Co的膜之后，对该高熔点金属膜进行加热，在n型杂质扩散区域6a、p型杂质扩散区域6b的表面上分别形成高熔点金属硅化物层8a、8b。之后，用湿蚀刻除去未反应的高熔点金属膜。
然后，用等离子体CVD法，在硅基板1的整个面上形成大约200nm厚的氧氮化硅(SiON)膜作为覆膜9。而且，通过采用了TEOS气体的等离子体CVD法，在覆膜9上成长大约厚度为1.0微米厚的二氧化硅(SiO2)作为第1层间绝缘膜。采用了TEOS气体的等离子体CVD法形成的绝缘膜在下面也称为PE-TEOS膜。
然后，用化学性机械研磨(CMPChemical Mechanical Polishing)法对第1层间绝缘膜10的上表面进行研磨而使其平坦化。
接下来，对形成图2(a)所示的结构的工序进行说明。
首先，用氨(NH3)气的等离子体，对被平坦化的第1层间绝缘膜10的表面进行改良。且，用NH3气体的等离子体对绝缘膜的表面进行改良的处理，下面称为NH3等离子体处理。
作为该工序中的NH3等离子体处理的条件，例如，可以设定为腔室内导入的NH3气体流量为350sccm，腔室内的压力为1Torr，基板温度为400℃，向基板供给的13.56MHz的高频电源的功率为100W，向等离子体产生区域供给的350KHz的高频电源的功率为55W，电极和第1层间绝缘膜之间的距离为350mils，等离子体照射时间为60秒。
之后，如图2(b)所示，在第1层间绝缘膜10上形成由具有自取向性的物质构成的中间层(自取向层)11。中间层例如可以用下面的工序形成。
首先，用DC溅射法在第1层间绝缘膜10上形成20nm厚的钛(Ti)膜，然后，用RTA(rapid thermal annealing快速热退火)法对Ti膜进行氧化而形成氧化钛(TiOx)膜，将该TiOx膜作为中间层11。
Ti膜的氧化条件可以设定为例如，基板温度在700℃，氧化时间为60秒，氧化环境中的氧(O2)和氩(Ar)分别为1％、99％。而且，也可以将没有氧化的Ti膜，原样当作中间层11使用。
该中间层11，是将之后形成的第1导电膜的取向强度提高的要素，而且还具有阻挡进一步形成在第1导电膜上的PZT类强电介质膜中的Pb向下层扩散的功能。此外，中间层11还具有提高在之后形成的第1导电膜12和第1层间绝缘膜10之间的密封性的功能。
构成中间层11的具有自取向性的物质，除了Ti之外，还可以是铝(Al)、硅(Si)、铜(Cu)、钽(Ta)、氮化钽(TaN)、铱(Ir)、氧化铱(IrOx)、铂(Pt)等。下面的实施形式中，中间层可以从这些材料中选择。
下面，对形成图3(a)所示的结构的工序进行说明。
首先，在中间层11上，用溅射法形成175nm厚的Pt膜作为第1导电膜12。作为Pt膜的成膜条件，可以设定为Ar气体压力为0.6Pa，DC功率为1kW，基板温度为100℃。靶为铂。
而且作为第1导电膜12，还可以形成铱、钌、氧化钌、氧化钌锶(SrRuO3)等的膜。本实施形式以及下面的实施形式中，第1导电膜是由具有自取向性的物质构成。
然后，用溅射法，在第1导电膜12上形成厚度为100～300nm、例如240nm的PZT(在(Pb(Zrl-xTix)O3)中添加了镧(La)的PLZT(lead lanthanum zirconatetitanate钛酸锆酸镧铅；(Pb1-3x/2Lax)(Zr1-yTiy)O3))膜，将它作为强电介质膜13使用。而且，在PLZT膜上还可以添加钙(Ca)和锶(Sr)。
接着，将硅基板1置于氧气环境中，通过RTA使得PLZT膜结晶化。作为该结晶化的条件，例如可以设定基板温度为585℃，处理时间为20秒，升温速度为125℃/秒，向氧气环境中导入的O2和Ar的比例为2.5％和97.5％。
作为强电介质膜13的形成方法，除了上述的溅射法之外，还有旋转法、溶胶-凝胶转变法、MOD(Metal Organic De position金属有机沉积)法，MOCVD(金属有机化学气相沉积)法。此外，作为强电介质膜13的材料除了PLZT之外，还可以是PZT、SrBi2(TaxNb1-x)2O9(其中，0＜x≤1)、Bi4Ti2O12等。而且，在形成DRAM的情况下，只要用(BaSr)TiO3(BST)、钛酸锶(STO)等高电介质材料来代替上述强电介质材料即可。
然后，如图3(b)所示，在强电介质膜13上形成第2导电膜14。第2导电膜14可以用以下的2个步骤形成。
首先，在强电介质膜13上，用溅射法形成厚度为20～75nm、例如为50nm的氧化铱(IrOx)膜作为第2导电膜14的下侧导电层14a。之后，在氧气环境内用RTA进行强电介质膜13的结晶化和对下侧导电层14a的退火处理。作为RTA的条件，可以设定为基板温度为725℃，处理时间为1分钟，同时向氧气环境中导入的O2和Ar的比例分别为1％和99％。
然后，在下侧导电层14a上用溅射法形成厚度为100～300nm、例如为200nm的氧化铱(IrOx)膜作为第2导电膜14的上侧导电层14b。
另外，作为第2导电膜14的上侧导电层14b，也可以通过溅射法形成铂膜或者氧化钌锶(SRO)膜。
下面，对形成图4(a)的结构的工序进行说明。
首先，在第2导电膜14上形成上部电极平面形状的抗蚀剂图案(未图示)之后，将该抗蚀剂图案作为掩膜使用，对第2导电膜14进行蚀刻，将残留的第2导电膜14的图案作为电容的上部电极14c使用。
而且，除去该抗蚀剂图案之后，在650℃，60分钟的条件下，将强电介质膜13在氧气环境中进行退火。该退火处理在第2导电膜14的上侧导电层14b的溅射的时候以及第2导电膜14的蚀刻的时候进行，以便恢复对强电介质膜13造成的损伤。
然后，在存储单元区域A中在电容上部电极14c及其周围形成抗蚀剂图案(未图示)的状态下，对强电介质13进行蚀刻，这样，可以将在上部电极14c下面残留的强电介质膜13作为电容的强电介质膜13a使用。
而且，在除去抗蚀剂图案(未图示)的状态下将强电介质膜13在氮气氧气环境中进行退火。例如，该退火是为了脱去在强电介质膜13及其下面的膜上吸收的水分等而进行的。
然后，如图4(b)所示，在上部电极14c、强电介质膜13a以及第1导电膜12的上面，用溅射法在常温下形成厚度为50nm的Al2O3膜作为第1密封层15。该第1密封层15，相对于氢而保护容易还原的电介质膜13，为了防止氢进入它的内部而形成。
作为第1密封层15，也可以形成PZT膜、PLZT膜或者氧化钛膜。作为密封层的Al2O3膜、PZT膜、PLZT膜或者氧化钛膜，还可以用MOCVD法形成膜，或者用溅射法和MOCVD法这样的2种方法形成的叠层膜也可以。第1密封层15是叠层膜的情况下，考虑到电容的劣化，优选先用溅射法形成Al2O3膜。
之后，以处于氧气环境中550℃、60分钟的条件下，对第1密封层15进行热处理而对它的膜质进行改善。
然后，在第1密封层15上涂敷抗蚀剂(未图示)，对它进行曝光、显影，在上部电极14c和电介质膜13a的上面，以及它的周围残留为下部电极平面形状。而且，将抗蚀剂膜作为掩膜使用，对第1密封层15、第1导电膜12以及中间层11进行蚀刻，这样将残留的第1导电膜12的图案作为电容的下部电极11a使用。而且，中间层11也构成下部电极11a。密封层15、第1导电膜12以及中间层11的蚀刻，可以通过采用了氯元素、溴元素等的卤族元素的干性蚀刻来进行。
在除去抗蚀剂之后，将上部电极14c、电介质膜13a等在氧气环境中以350℃、30分钟的条件进行退火。这样的目的在于防止在后续工序中形成的膜的脱离。
这样，如图5(a)所示，在第1层间绝缘膜10上，形成由下部电极11a(第1导电膜12/中间层11)、电介质膜13a、上部电极14c(第2导电膜)构成的电容Q。
然后，对形成图5(b)所示的结构进行说明。
首先，用溅射法形成20nm厚的Al2O3膜作为第2密封层15a，其覆盖电容Q以及第1层间绝缘膜10。作为第2密封层15a，可以采用在第1密封层15中所采用的材料之外的其他的材料。然后，在氧气环境中以650℃、60分钟的条件，对强电介质膜13a进行退火而从损伤恢复。
接着，在密封层15a上，用CVD法形成膜厚度为1500nm的SiO2膜作为第2层间绝缘膜16。第2层间绝缘膜16的成长，可以使用硅烷(SiH4)和多硅烷化合物(Si2F6、Si3F8、Si2F3Cl等)以及SiF4等作为成膜气体，还可以使用TEOS。作为成膜方法的CVD法可以是等离子体激励(ECR法Electron cyclotronResonance(电子回旋共振法)、ICP法Inductively Coupled Plasma(感应耦合等离子体)、HDPHigh Density Plasma(高密度等离子体)、EMSElectronMagneto-Sonic(电子磁声))、热激励、激光进行的激励方式。下面示出采用了等离子体CVD法的第2层间绝缘膜16的成膜条件的一个例子。
TEOS气体流量460sccmHe(TEOS的载体气体)流量480sccmO2流量700sccm压力9.0Torr高频电源的频率13.56MHz高频电源的功率400W成膜温度390℃然后，如图6(a)所示，在与第2层间绝缘膜16的成膜方法和条件相同的成膜方法和条件下，在硅基板1的背面形成由膜厚为1500nm的SiO2膜构成的应力控制绝缘膜30。
之后，如图6(b)所示，用CMP法对第2层间绝缘膜16的上表面进行平坦化。第2层间绝缘膜16的表面的平坦化，要进行直到成为从上部电极14a的上表面起厚度为400nm。在用CMP法进行平坦化处理的时候使用的浆液中的水分，和在之后的洗净的时候使用的洗净液中的水分，附着在第2层间绝缘膜15的表面上，或者被吸收到它的内部。
因此，在真空室(未图示)中用390℃的温度对第2层间绝缘膜16进行加热，从而将其表面和内部的水分向外部排出。经过这样的脱水处理之后，对第2层间绝缘膜16进行加热并暴露在N2O等离子体中进行脱水，同时进行膜质的改善。这样，防止了在后续工序中的加热和水导致的电容的劣化。这样的脱水处理和等离子体处理还可以在同一个腔室(未图示)内进行。该腔室内，配置承载硅基板1的支持电极和与其相对向的对置电极，对置电极处于可以和高频电源连接的状态。而且，在腔室内导入了N2O气体的状态下，在对置电极施加高频电压，在电极间产生N2O等离子体而进行绝缘膜的N2O等离子体处理。根据该N2O等离子体处理，使得绝缘膜的至少表面中含有氮。这样的方法还可以在下面的工序中采用。接着脱水处理进行等离子体处理的时候虽然优选使用N2O等离子体，但是使用NO等离子体、N2等离子体等也可以，针对这一点在后面所述的工序中也一样。而且，脱水处理的基板温度和等离子体处理的基板温度大致相同。
然后，如图7(a)所示，通过采用了抗蚀剂图案(未图示)的光刻法对第1层间绝缘膜10、第2密封层15a、第2层间绝缘膜16以及覆膜9进行蚀刻，在存储单元区域A的杂质扩散层6a的上面分别形成接触孔16a～16c的同时，在周围电路区域B的杂质扩散层6b的上面形成接触孔16d、16e，此外，在元件分离绝缘层2上的配线5d上形成接触孔16f。
第2层间绝缘膜16、第2密封层15、第1层间绝缘膜10、覆膜9采用CF类气体、例如CHF3中添加了CF4、Ar的混合气体，进行蚀刻。
然后，如图7(b)所示，为了在第2层间绝缘膜16的上面和接触孔16a～16f的内面上进行前述处理，在进行RF(高频)蚀刻之后，在它们上面用溅射法连续的形成20nm厚的钛(Ti)膜、50nm厚的氮化钛(TiN)膜，将这些膜作为凝胶层17。而且，用使用了六氟化钨(WF6)、氩、氢的混合气体的CVD法，在凝胶层17的上面形成钨(W)膜18。而且，在钨膜18的成长初期还使用硅烷(SiH4)气体。钨膜18具有将各个接触孔16a～16f完全埋住的厚度，例如，在凝胶层17的最上侧表面上为500nm。
然后，如图8(a)所示，用CMP法除去第2层间绝缘膜16上表面上的钨膜18和凝胶层17，仅在各个接触孔16a～16f内有残留。这样，将接触孔16a～16f内的各个钨膜18和凝胶层17作为导电性插件17a～17f来使用。
之后，为了将在接触孔16a～16f形成之后的洗净处理、CMP之后的洗净处理等的工序中附着在第2层间绝缘膜16表面上、或者浸透至其内部的水分除去，再一次，在真空室中以390℃的温度对第2层间绝缘膜进行加热，将水分排除到外部。进行这样的脱水处理之后，对第2层间绝缘膜16进行加热并将其暴露在N2O等离子体中，进行例如2分钟的改善膜质的退火处理。
然后，如图8(b)所示，用等离子体CVD法在第2层间绝缘膜16和导电性插件17a～17f上形成大约100nm厚的SiON，作为钨的防氧化膜19。
接着，如图9(a)所示，将抗蚀剂图案(未图示)作为掩膜使用，对上部电极14c上的第2层间绝缘膜16以及密封层15、15a进行蚀刻，形成通孔16g。同时，在字线WL的延伸方向上从上部电极14c露出的下部电极11a上也形成通孔。而且，在图9(a)中虽然没有图示出下部电极11a上的通孔，但是在图12中，用附图标记20g表示了。
该蚀刻是采用CF类气体，例如CHF3中添加了CF4和Ar的混合气体，进行蚀刻。之后，除去抗蚀剂图案。
之后，在图9(a)所示的状态下，在氧气环境中，在550℃的温度下，进行60分钟的退火处理，通过通孔16g对电介质膜13a的膜质进行改善。该情况下，由于由容易氧化的钨构成的导电性插件17a～17f，被防氧化膜19覆盖，所以不会发生氧化。
接着，如图9(b)所示，用蚀刻法对在第2层间绝缘膜16上和导电性插件17a～17f上的防氧化膜19进行蚀刻，露出导电性插件17a～17f。该情况下，导电性插件17a～17f的上端，从第2层间绝缘膜16上露出。
然后，在导电性插件17a～17f以及上部电极14c露出的状态下，用RF蚀刻法对它们的表面进行约10nm的蚀刻(SiO2换算)，露出清洁面。
之后，用溅射法在第2层间绝缘膜16、导电性插件17a～17f上，形成含有铝的4层结构的导电膜。该导电膜从下算起顺序为膜厚150nm的氮化钛膜、膜厚550nm的含铜(0.5％)的铝膜、膜厚5nm的钛膜、膜厚150nm的氮化钛膜。
接着，如图10(a)所示，用光刻法对该导电膜进行图案成型，从而形成第1～第5配线20a、20c、20d～20e和导电性垫20b。而且，与此同时，在通孔16h内也形成与下部电极11a连接的配线。
在存储单元区域A中，第1配线20a通过通孔16g与在p阱3a的一侧上的上部电极14a连接，且与上部电极14a上最近的p阱3a上的导电性插件17c连接。第2配线20c，通过通孔16g与在p阱3a的另一侧的上部电极14a连接，且与上部电极14a上最近的p阱3a上的导电性插件17a连接。导电性垫20b，在形成在p阱3a的中央的上面的导电性垫17b的上面，形成为岛状。第3～第5配线20d～20e，与周围电路区域的导电性插件17d～17f连接。
用该工序形成的配线20a、20c、导电性垫20b、电容以及晶体管的平面上的配置关系如图12所示。图10相当于图12的沿I-I线的截面图。如图12所示，在连续的带状延伸的下部电极11a上，电介质膜13a也连续的带状延伸，在一个电介质膜13a上隔开间隔而形成有多个上部电极14c。用其他附图标记表示的部件，与图1～图10中用相同附图标记所表示的部件相同。
接下来，对形成图11所示的结构的工序进行说明。
首先，在第1～第5配线20a、20c、20d～20e和导电性垫20b的上面形成第3层间绝缘膜21之后，用CMP处理对第3层间绝缘膜21的上表面进行平坦化。
接着，使用掩膜(未图示)在第3层间绝缘膜21上形成通路孔(via hole)22a、22b。通路孔22a、22b形成在存储单元区域A的p阱3a上的导电性垫20b上、周围电路区域B的配线20e的上面、和其它的位置上。
而且，通路孔22a、22b内，形成由TiN层和W层构成的通路23a、23b。这些通路23a、23b是这样形成的用溅射法和CVD法在通路孔22a、22b内以及第3层间绝缘膜21上形成TiN层和W层之后，用CMP处理从第3层间绝缘层21上除去TiN层和W层，这样在通路孔22a、22b内残留通路23a、23b。
接着，在第3层间绝缘膜21上形成第二层的配线24a～24e之后，在第3层间绝缘膜21以及第二层的配线24a～24e上形成第4层间绝缘膜25。而且，使第4层间绝缘膜25平坦化之后，在第4层间绝缘膜25上，形成由铝构成的导电图案26。之后，在第4层间绝缘膜25以及导电图案26上，依序形成由氧化硅构成的第1覆盖绝缘膜27和由氮化硅构成的第2覆盖绝缘膜28。
之后，用树脂等在表面上形成保护膜(未图示)。而且，在需要对基板的厚度进行调整的情况下，在形成保护膜之后，通过后研磨(バツクグラインダ)处理削去基板的背面。如上的，形成FeRAM的基本结构。
而且，还可以将应力控制绝缘膜30原样残留并芯片化，也可以在形成图10的配线20a等和导电性垫20b的工序之后，在用后研磨处理削去基板背面的工序之前的任何工序中，都可以用后研磨处理等将它们除去。即使在除去应力控制绝缘膜30的情况下，由于在电容的电介质膜的膜质改善用的退火结束之后，在以后的工序中，没有用更高的温度进行热处理的工序，且如果在配线20a等形成之后，以后的工序中也基本没有施加较大的应力的工序，所以可以维持对基板较小的应力。
通过上述实施形式形成的电容Q，其特性相比现有技术有所改善。
因此，关于对用上述实施形式形成的电容Q的特性进行调查的结果，下面进行详细的说明。而且，下述的层间绝缘膜以及应力控制绝缘膜原则上是氧化硅膜。根据情况的不同，也可以使用其他种类的绝缘膜，例如氮化硅膜、氧氮化硅膜、氧化铝膜等。
首先，准备好用上述工序按照表面(S)→背面(R)的顺序形成了第2层间绝缘膜16以及应力控制绝缘膜30的本实施形式的FeRAM。而且，作为比较试料，还准备仅在表面(S)形成层间绝缘膜的FeRAM、按照表面(S)→背面(R)→表面(S)的顺序形成薄的层间绝缘膜、厚的应力控制绝缘膜、以及厚的层间绝缘膜的FeRAM、按照背面(R)→表面(S)的顺序形成应力控制绝缘膜和层间绝缘膜的FeRAM。
比较试料的层间绝缘膜以及应力控制绝缘膜的成膜方法和成膜条件，与上述本实施形式的第2层间绝缘膜16以及应力控制绝缘膜30的成膜方法和成膜条件相同。但是，在表面(S)→背面(R)→表面(S)的试料中，虽然在表面上形成薄的层间绝缘膜和厚的层间绝缘膜两层膜，但是这两层层间绝缘膜的膜厚与其它的试料中的一层的层间绝缘膜的膜厚相同。
图13是表示针对上述各FeRAM调查电容Q的开关电荷(Qsw)分布的结果的曲线图。图13的纵轴表示累计产生率(％)，横轴示出用线性刻度表示的开关电荷(Qsw)(μC/cm2)。
图中，○符号，表示仅在表面(S)上形成层间绝缘膜的FeRAM的特性，□符号，表示通过上述工序按照表面(S)→背面(R)的顺序形成了层间绝缘膜以及应力控制绝缘膜的本实施形式的FeRAM的特性，△符号，表示按照表面(S)→背面(R)→表面(S)的顺序形成层间绝缘膜、应力控制绝缘膜以及层间绝缘膜的FeRAM的特性，◇符号，表示按照背面(R)→表面(S)的顺序形成应力控制绝缘膜和层间绝缘膜的FeRAM的特性。
根据图13，按照表面(S)→背面(R)的顺序成膜的本实施形式的FeRAM(□符号)的情况下，与仅在表面上成膜的FeRAM(○符号)的情况下相比，在提高了1μC/cm2或其以上的开关电荷(Qsw)特性的同时，偏差从13％改善到了9.97％。
按照背面(R)→表面(S)的顺序成膜的FeRAM(◇符号)的情况下，开关电荷(Qsw)的分布向着低的方向上增大了，偏差为36％，恶化了。
如上所述，根据本实施形式的半导体装置的制造方法，在形成覆盖电容的第2层间绝缘膜16之后，由于在硅基板1的背面上形成应力控制绝缘膜30，所以在能够缓和第2层间绝缘膜16的应力的同时，可以进行均匀的应力的调整。结果，以开关电荷为首的电容的特性能够得到良好且均匀的维持，或者能实现它的特性的提高。
而且，由于降低了晶片整体的应力，可以防止平面结构的FeRAM上显著的产生的所谓端劣化的现象。端劣化就是这样的现象由于在与多个电容共通的下部电极11a上的端部的电容的电介质膜的侧部上应力集中，而导致电容特性容易劣化。该现象是在电容上形成以TEOS作为原料形成的绝缘膜的情况下产生的。
而且，由于只要在应力控制绝缘膜30上赋予与第2层间绝缘膜16的应力相同类型的应力即可，所以不需要进行膜应力的调整，使得由于膜中的水分含有量而成为相互相反的应力，而且还可以使用例如具有压缩应力的优质的绝缘膜，作为第2层间绝缘膜16以及应力控制绝缘膜30，同时水分含有量少。
上面，虽然用具体实施形式对本发明进行了详细的说明，但是本发明并不受到上述实施形式的具体所示出的例子的限定，在不脱离本发明的宗旨的范围内对上述实施形式进行的变更都包含在本发明的范围之内。
例如，在上述的实施形式中，虽然是关于以从电容Q的上部获取电容Q的下部电极11a和下部电极11a下的晶体管之间的连接为特征的平面结构的FeRAM进行了说明，但是也可以适用于以从电容的下部电极11a的正下方获取通过导电性插件直接与下部电极11a下的晶体管之间的连接为特征的堆叠结构的FeRAM。
另外，第2层间绝缘膜16以及应力控制绝缘膜30的成膜方法和成膜条件，也可以考虑到叠层结构、使用材料、和其他因素而进行适当的选择。
在上述实施形式中，由于在电容正上方的第2层间绝缘膜16的应力的影响最大，所以主要是为了对电容正上方的第2层间绝缘膜16处的应力进行抵消，使应力控制绝缘膜30的成膜方法以及成膜条件与第2层间绝缘膜16的成膜方法和成膜条件相同。但是，实际上，由于还存在配线层20a等和导电性垫20b、第3和第4层间绝缘膜21、25的应力的影响，所以应力控制绝缘膜30的成膜方法和成膜条件，不必与第2层间绝缘膜16的成膜方法和成膜条件相同，可以进行适当的选择以便最终使得电容的应力变小。
第2层间绝缘膜16和应力控制绝缘膜30虽然分别是用单层的SiO2膜构成，但是分别代替SiO2膜，也可以用单层的氮化硅膜、氧化铝膜等来构成。
第2层间绝缘膜16和应力控制绝缘膜30虽然分别是用单层构成的，但是也可以分别用由相同种类的绝缘膜或者不同种类的绝缘膜构成的2层以上的多层结构来构成。
第2层间绝缘膜16和应力控制绝缘膜30在成膜温度390℃的条件下用化学气相生长方法形成，但也可以在400℃或其以下，用可成膜的成膜温度条件的化学气相生长方法来形成。
根据上述的本发明，在形成覆盖电容的第2绝缘膜之后，在基板的背面形成应力控制绝缘膜。这样，在缓和第2绝缘膜产生的应力的同时，可以均匀的调整应力，其结果，可以实现良好且均匀的维持或者提高电容的特性。
而且，由于可以降低晶片整体的应力，所以能够防止平面结构的FeRAM上显著的产生所谓端劣化。
权利要求
1.一种半导体装置的制造方法，其特征在于，包括在半导体基板的上方形成第1绝缘膜的工序；在上述第1绝缘膜上形成具有下部电极、电介质膜和上部电极的电容的工序；形成覆盖上述电容的第2绝缘膜的工序；在形成上述第2绝缘膜之后，在上述半导体基板的背面形成应力控制绝缘膜的工序。
2.如附记1所述的半导体装置的制造方法，其特征在于，上述第2绝缘膜以及上述应力控制绝缘膜都具有相同的压缩应力或者相同的拉伸应力。
3.如附记1或2所述的半导体装置的制造方法，其特征在于，上述第2绝缘膜以及应力控制绝缘膜分别具有2层或2层以上的多层结构。
4.如附记1～3中任一项所述的半导体装置的制造方法，其特征在于，上述第2绝缘膜以及应力控制绝缘膜是包含有硅的绝缘膜的单层或者多层结构。
5.如附记1～4中任一项所述的半导体装置的制造方法，其特征在于，上述第2绝缘膜以及应力控制绝缘膜是通过化学气相生长法而成膜。
6.如附记5所述的半导体装置的制造方法，其特征在于，上述第2绝缘膜以及应力控制绝缘膜是在400℃或400℃以下的成膜温度下形成的。
7.如附记5或6所述的半导体装置的制造方法，其特征在于，上述第2绝缘膜以及应力控制绝缘膜是在相同的化学气相生长法以及成膜条件下成膜的。
8.如附记1～7中任一项所述的半导体装置的制造方法，其特征在于，上述电容的电介质膜的材料是强电介质。
9.如附记1～8中任一项所述的半导体装置的制造方法，其特征在于，在形成上述第1绝缘膜的工序之前，具有在上述半导体基板的上面形成晶体管的工序。
10.如附记9所述的半导体装置的制造方法，其特征在于，在上述下部电极上形成有多个电容，上述下部电极对于上述多个电容而言是共通的。
11.如附记10所述的半导体装置的制造方法，其特征在于，包括上述电容的下部电极具有未被上述电介质膜和上部电极覆盖的接触区域，在形成上述第2绝缘膜之后，在上述晶体管的上方形成贯通上述第1和第2绝缘膜的第1通孔的工序；在上述接触区域的上方形成贯通上述第2绝缘膜的第2通孔的工序；在上述电容的上部电极的上方形成贯通上述第2绝缘膜的第3通孔的工序；在上述第2绝缘膜上形成通过上述第1和第2通孔连接上述下部电极和上述晶体管的配线的工序；在上述第2绝缘膜上形成通过上述第3通孔连接上述上部电极和上述晶体管的配线的工序。
12.如附记9～11中任一项所述的半导体装置的制造方法，其特征在于，具有通过贯通上述电容的下部电极正下方的第1绝缘膜的通孔连接上述下部电极和上述晶体管，在形成上述第2绝缘膜之后，在上述电容的上部电极的上方形成贯通上述第2绝缘膜的第4通孔的工序；在上述第2绝缘膜上形成通过上述第4通孔连接上述上部电极的配线的工序。
13.如附记11或12所述的半导体装置的制造方法，其特征在于，在形成上述电容的工序之后，具有对上述电容进行退火的工序。
14.如附记13所述的半导体装置的制造方法，其特征在于，对上述电容进行退火的工序，是在上述电容的上部电极的上方形成贯通上述第2绝缘膜的第3或第4通孔的工序之后，通过该第3或第4通孔而在氧气环境中进行。
15.如附记11～14中任一项所述的半导体装置的制造方法，其特征在于，在形成上述配线的工序之后，具有除去上述应力控制绝缘膜的工序。
全文摘要
一种半导体装置的制造方法，具有在半导体基板1的上方形成第1绝缘膜(9)、(10)的工序；在上述第1绝缘膜(9)、(10)上形成具有下部电极(11a)和电介质膜(13a)以及上部电极(14c)的电容Q的工序；形成覆盖上述电容Q的第2绝缘膜(15)、(15a)、(16)的工序；在形成上述第2绝缘膜(15)、(15a)、(16)之后，在上述半导体基板1的背面形成应力控制绝缘膜(30)的工序。
文档编号H01L27/105GK1650430SQ0282947
公开日2005年8月3日 申请日期2002年12月25日 优先权日2002年12月25日
发明者佐次田直也 申请人:富士通株式会社