专利名称：包含个别可寻址存储单元之存储单元阵列及其制造方法
技术领域：
本发明系关于一种存储单元阵列及其制造方法，及特别是此种个别可寻址存储单元之存储单元阵列。
现今非挥发性内存<NVM非挥发性内存>被广泛地使用，且浮动闸极存储单元特别被使用。在两种内存模块间的差别为，一方面为数据存储器，另一方面为程序内存。
在数据存储器的情况下，小型内存单元，如个别位，由8字节成的字节，或是由128字节成的字符，必须以一种自由可选择方式为可消除及可程序的<其会导致大量的重复程序循环>为必须的。
相反地此外，在程序内存的情况下，其主要以闪存的型式进行，就整体而言在逐位写入或程序化发生前仅大的单元，如具512位的扇区可被消除。例如，若仅一个字节要被重新写入，整个扇区必须被消除及重新写入，此表示事实上未要被寻址的单元之不必要负荷，因此其使用年限被显著地减少，程序内存的功能性因而被限制。相反地此外，较高的储存密度可以闪存实现，因为需要较少的单元面积。
在本发明的范围，要了解存储单元的消除为个别方法，在此方法中电荷被引入存储单元的内存介质，在所提及的浮动闸极存储单元之情况下为浮动闸极。要了解写入或程序化为相对应电荷被自内存介质移除，亦即取出，的方法。
为实现数据存储器，其中小型内存单元必须以一种自由可选择方式为可消除及可程序的，已知可排列此种内存单元于字符线路及由一般称的字节切换将它们分开。然而，此种字节切换使得存储模块被显著增加。
做为字节切换的替代方案，由先前技艺已知可使用双电压，亦即，经由字符线路供应部份电压及经由存储单元供应另一部份电压以进行个别的选择性程序化及消除。
使用此种双电压的架构之实例会参考第6a及6b图更详细说明于下文，第6a及6b标地说明包括四个存储单元1、2、3及4的存储单元阵列之区段。在第6a图中，所施用电压被表示以进行所圈起的存储单元1之消除，然而第6b图显示所施用电压为进行所圈起的存储单元1之程序化。
存储单元1至4为如flotox(flotox＝浮动闸极穿隧氧化层)形式的传统n-信道EEPROM。此种存储单元具未被示出的穿隧注入，使用n-信道EEPROM单元，根据此处所使用的名称，程序化相当于电子自浮动闸极的取出，然而，消除相当于电子自浮动闸极的施用。字符线路及位线路被提供以进行必要电压的施用。
如第6a及6b图所说明，以列排列的存储单元1及2的控制闸5系连接至字符线路WL，然而以列排列的存储单元1及2的控制闸5系连接至字符线路WL’。而且，排列于左手侧行的存储单元1及3的源极区域被连接至第一位线路BL1，然而其汲极连接至第二位线路BL2。以类似方式，排列于右手侧行的存储单元2及4的源极区域被连接至第一位线路BL1’，然而其汲极连接至第二位线路BL2’。
为选择性地程序化或消除存储单元，合适电压经由相关字符线路及两个相关位线路被供应，故仅用于位于字符线路及两个位线路的对应交叉点的存储单元，在控制闸极及汲极区域皆被提供足够高的电位差以藉由富尔诺罕(Fowler-Nordheim)穿隧效应分别进行对应存储单元的有效消除或程序化。仅汲极或仅控制闸极足以作动此种穿隧，故所欲作用仅在位于交叉点的存储单元发生。
第6a图说明施用于字符线路及位线路的电压的两种情况a)及b)以进行所圈起的存储单元1之消除。
在第一个情况a)，+10伏特的电压被施用于伴随要被消除的单元1的字符线路WL，及-6伏特的电压被施用于相关位线路BL1，然而相关位线路BL2为浮动的。0伏特的电压被施用于字符线路WL’及位线路BL1’，且位线路BL2’为浮动的。
在第二个情况b)，+16伏特的电压被施用于伴随要被消除的单元1的字符线路WL，及0伏特的电压被施用于相关位线路BL1，然而相关位线路BL2为浮动的。0伏特的电压被施用于字符线路WL’，+6伏特的电压被施用于位线路BL1’，且位线路BL2’为浮动的。
如第6b图所示经选择单元1的程序化，-10伏特的电压被施用于相关字符线路WL，及+6伏特的电压被施用于相关位线路BL1且相关位线路BL2为浮动的。字符线路WL’及位线路BL1’及BL2’的每一个具0伏特的电位。
除了要被施用于字符线路及位线路的双电压，如参考第6a及6b图更详细说明于上文，此外合适用于消除的电位必须被施用于存储单元的穿隧窗。在如情况b)的消除之情况下，正电位必须被施用以用做一般称的未要被消除的单元的穿隧窗，然而在如情况a)负电位必须被施用于要进行消除的单元的穿隧窗。一般负电位无法以选择性的方式被施用于位线路因源极/汲极区域于转送方向被极化。
为供应正电位至穿隧窗，于穿隧窗下方的高度掺杂的n+注入区域为必要的，其引起单元面积的增加。此在面积上的增加可分别藉由使用汲极重叠及源极重叠做为注入区域而被减少，然而，此因高电流密度产生在消除的可靠性问题，若所提及的注入区域完全被省却，正电位可仅经由井施用于单元的穿隧氧化层，正电位在深的n-井需要p-井，其产生一般称的”三重井”，因而增加方法复杂性，此种使用分隔的p-井结构于每一个单元柱的技术由Chi-Nan Brian Li等叙述”一种使用分隔的p-井结构之新颖均匀-信道-程序化-消除(UCPE)快闪EEPROM”，Conference Proceeding of IEDM 2000，旧金山，十二月10至13日2000。
在单元下井的个别分隔需要极大量的空间，因而，仅大的内存区块之选择为可能。
不使用注入区域时，在第6a图情况b)的情况下，消除单元的合适的双电压条件亦可由使用以下情况达到，信道于选择单元2被产生，经由此正电位被供应至单元，然而，此不再有可能写入，因使用负电压，在控制闸极没有任何信道产生。之后，正或负电压必须经由井被供应，因而，在此情况下亦仅大的内存区块可被通盘地被消除。
若没有任何双电压被使用，高电压可经由个别位线路被供应以作动富尔诺罕穿隧；然而，之后此高电压必须藉由选择闸极而与与单元分隔。
基于SOI晶圆(SOI＝绝缘体上晶硅)的存储单元阵列被叙述于美国专利第5,796,142号。在于那篇文章所叙述的存储单元阵列之情况下，内存晶体管的源极/汲极区域于向下至其绝缘层的SOI晶圆的硅层上形成，如此，条带形状的基材区域在由源极/汲极区域彼此分隔的个别源极/汲极区域间形成，故存储单元列的基材区域与相邻存储单元列的基材区域分隔。如此，施用合适电压于连接至特定单元的控制闸极的字符线路及供应至条带形状的基材区域或个别存储单元的基材线路为可行，为以富尔诺罕穿隧效应为基础作动浮动闸极及基材间的消除及程序化操作。
本发明目的为提供一种存储单元阵列及其制造方法，其在一方面具小单元尺寸的个别存储单元及在另一方面可被用做资料存储及用做程序内存。
此目的可藉由根据权利要求1的存储单元阵列及藉由根据权利要求10的存储单元阵列之制造方法达到。
本发明提供一种存储单元阵列，其包括以二度空间阵列排列的许多内存晶体管，每一个内存晶体管具放置于存储单元阵列的第一个方向的两个源极/汲极区域，此两个源极/汲极区域间有信道基材区域，及在信道基材区域上方排列有闸极结构，
该源极/汲极区域及信道基材区域系形成于放置在绝缘层上的基材，且内存晶体管的信道基材区域在第一个方向彼此相邻且由向下延伸至绝缘层的对应源极/汲极区域彼此分隔，及内存晶体管的该源极/汲极区域及信道基材区域在存储单元阵列的第二个方向彼此相邻且由以绝缘材料填充的沟槽彼此分隔以向下延伸至绝缘层。
本发明更进一步提供一种制造存储单元阵列之方法，其包括步骤于放置在绝缘层上的半导体基材形成条带状的沟槽(其以绝缘材料填充)，该绝缘沟槽向下延伸至绝缘层；形成条带状的闸极区域，其基本上以与绝缘材料填充的沟槽垂直地延伸，及与该沟槽构成格子状结构；及掺杂在格子状结构间留下的基材区域以形成向下延伸至绝缘层的源极/汲极区域。
本发明系基于可寻址个别内存晶体管而不需经由特定连接施用基材电位之发现，在个别晶体管的闸极区域下方的半导体基材，亦即信道基材区域，被完全与其它单元的区域分隔。横向地，此分隔由源极/汲极区域的p-n接合作动，然而，另外垂直地，此分隔由以绝缘材料，较佳为氧化物，填充的沟槽完成。在向下方向的信道基材区域的分隔由绝缘层，其较佳为由SOI晶圆的厚氧化物层，完成。
使用此种存储单元阵列的结构，作动富尔诺罕穿隧的基材电位，亦即信道基材区域的电位不必经由特定接触供应，而是使用物理作用，称为GIDL(GIDL＝闸极引发汲极漏电流)作用，由在转接方向被极化的二极管的源极/汲极接触点及内存晶体管的信道形成作动。由此，没有任何经分隔基材区域的特定端点是必要的，其会产生更大的单元面积。除此之外，本发明不需选择晶体管以阻挡未被寻址的单元，或是在穿隧窗下方的注入区域。而是，个别存储单元的信道基材区域的彼此完全分隔使得合适电压仅被施用于字符线路及位线路以允许个别经选择存储单元的寻址。
本发明特别合适用于实现使用具浮动闸极的EEPROM单元的存储单元阵列，其中存储单元阵列的闸极结构具闸氧化物层、多晶层做为浮动闸、中间介电层、其较佳为氧化物氮化物氧化物层序列(ONO层序列)、及多晶层做为控制闸的层序列。
使用此种二度空间存储单元阵列，以一个方向排列的内存晶体管列的闸以电传导方式经由字符线路彼此连接。而且，以垂直于此的方向排列的内存晶体管列的源极/汲极区域经由位线路被连接；根据本发明，较佳为第一及第二位线路被提供于此种内存晶体管列，且内存晶体管的源极/汲极区域以电传导方式交替地连接至第一位线路及第二位线路。以此方式，有利的是施用合适电压至字符线路及位线路以允许选择性的寻址，亦即个别存储单元的消除或程序化。
藉由制造根据本发明存储单元阵列的方法，绝缘沟槽首先在半导体基材形成，及之后闸结构形成。之后，源极/汲极区域可以自动对准方式被掺杂。
相对于叙述于美国专利第5,796,142号的存储单元阵列，其仅具分隔的基材线路，本发明提供每一个个别存储单元的经分隔基材面积。如此，相对于叙述于美国专利第5,796,142号的技术，本发明并非仅可应用于仅允许循序资料存取的”AND虚拟接地机构”，在自由选择性的存取的情况下，其需要太多存取时间。而是，根据本发明，一种”NOR-形式机构可被进行，其允许快速的自由选择性的存取。叙述于美国专利第5,796,142号的技术之另一缺点(根据本发明此缺点可被避免)在于基材线路(本体线路)的连接未被确保。另一方面，在源极/汲极区域及基材线路间的分隔促使在SOI层的薄硅层，另一方面，硅层必须足够厚以避免在基材区域的连续空乏区域。若空乏区域较硅基材为深，则因为基材的缺乏或低导电率，电位无法被供应，或是仅能些微被供应，至单元。在本发明中此问题不存在因基材电位不需经由特定接触点被供应。
叙述于美国专利第5,796,142号的内存的另一个限制为因为单元的低耦合因子，造成在自20毫秒至100毫秒的非常长的写入/消除期间。若在写入及消除的平行操作，亦即许多单元的同时消除/写入，为不可能的，例如若仅一或少数字节要被寻址，此构成许多应用无法接受的限制。较快的写入/消除期间仅能藉由较高的耦合因子得到且单元面积随此增加，然而其会导致”AND虚拟接地机构”关于最大紧密度的优点。
因此本发明特别合适于进行由浮动闸极存储单元(其可由富尔诺罕穿隧而被消除及程序化)所组成的NVN单元领域，其中无论穿隧窗下方的注入区域或是字节切换为不必要的。存储单元因而可以逐位方式被程序化及以逐位方式被消除，此可根据本发明被达到因单元领域被实现在SOI基材且每一个单元被赋予其自己的经分隔基材面积。使用此种结构，基材电位，亦即信道基材区域电位，可经由位线路接触点，亦即源极/汲极区域接触点，被供应且不需经由特定为此目的提供的基材接触点作动。
本发明的更进一步发展被说明于相依申请专利范围。
本发明的较佳具体实施例会参考相关图式更详细说明于下，其中第1图显示根据本发明存储单元阵列的示意透视图；第2图显示第1图的存储单元阵列的示意平面图；第3a及3b图显示一种示意图以说明要被施用以进行消除操作的电压；第4a及4b图显示一种示意图以说明要被施用以进行经选择存储单元的程序化操作的电压；第5图显示一种示意图以说明要被施用以进行读取存储单元的电压；第6a及6b图显示一种示意图以说明要被施用以进行在一已知存储单元的消除及程序化操作的电压；在下文中，本发明会藉由较佳具体实施例更详细说明于下，其中存储单元由浮动闸极的EEPROM存储单元而形成。第1图显示根据本发明的此种存储单元阵列的示意透视图，且个别存储单元在第1图中以断线形式的框架10之形式表示。
根据本发明的存储单元阵列由绝缘层12，其较佳为SOI晶圆的厚氧化物层，源极/汲极区域14a、14b、14c及14d系于排列于绝缘层12的半导体层16上形成，该半导体层16较佳为SOI晶圆的硅层。藉由源极/汲极区域，对应信道基材区域18另外被订定于半导体层16。在信道基材区域18上方，对应闸极结构20形成，在所说明的具体实施例中，闸极结构20由包括闸氧化物层22、多晶硅层24做为浮动闸极、中间介电层26、及多晶硅层28做为控制闸的闸极堆栈所组成，中间介电层26较佳为由ONO层序列(ONO＝氧化物-氮化物-氧化物)形成。
以在第1图框架10提供的存储单元因此由源极区域14a、汲极区域14b、排列于其间的信道基材区域18、及排列于信道基材区域18上方的闸极结构20。该源极/汲极区域14a及14b较佳为n+-掺杂的，且该该半导体层16较佳为p-形式层，故该信道基材区域18亦为p-形式区域。
如另外可由第1图所见，在x-方向彼此相邻的存储单元10的信道基材区域18藉由向下延伸至绝缘层12的对应源极/汲极区域14a、14b、14c及14d彼此分开，而且，在y-方向彼此相邻的存储单元10的信道基材区域藉由以绝缘材料，较佳为氧化物，填充的沟槽彼此分隔，且亦向下延伸至绝缘层12。在x-方向绝缘沟槽完全延伸经过半导体层16使得信道基材区域18藉由在y-方向相邻的源极/汲极区域14d及源极/汲极区域14e与在y-方向彼此相邻的所.有存储单元之源极/汲极区域彼此分隔，如可由第1图所见。
闸极结构20被形成以使它们被放置于每一个排列于y-方向的存储单元列的信道基材区域。使用此结构，放置在y-方向的此种列的存储单元之控制闸极构成字符线路WL。于此处应注意，为提供这些具低阻抗设计的这些字符线路，一般经验为施用金属层(未示出)于由多晶硅形成的控制闸极部份。
如可由第1图进一步所见，根据本发明的较佳具体实施例对排列于x-方向的存储单元列的每一个具两个位线路BL1及BL2，且源极/汲极区域14a、14b、14c及14d以交替方式连接至位线路BL1及BL2。如此，存储单元的一个源极/汲极区域连接至第一位线路BL1，且相同存储单元的另一个源极/汲极区域连接至第二位线路BL2。更特定言之，在随框架10提供的存储单元，源极区域14a被连接至第一位线路BL1，且汲极区域14b被连接至第二位线路BL2。对于第1图中在y-方向相邻的存储单元列，两个位线路BL1’及BL2’以类似方式被提供。
关于所得结构，另外参考于第2图所示的平面图，其进一步说明存储单元第三列的第一及第二位线路BL1”及BL2”。
如所示，第一位线路BL1系藉由如金属连接装置32连接至源极/汲极区域14a及14c，且第二位线路BL2系藉由如金属连接装置34连接至源极/汲极区域14b及14c。金属连接装置32、34仅以示意方式示出及，在所说明的具体实施例中，具横向延伸的连接区段(其中一个以示例方式订为36)及垂直全板区段(其中一个以示例方式订为38)。然而，此处要注意的是在第1及2图中在此方面的代表仅为示意本质，对专家显然可知连接装置32、34可具任意适当形式及可使用任意适当技术制造以使用交替方式分别连接源极/汲极区域至第一及第二位线路。此处，要进一步注意基于方便原因，第1及2图不显示在闸极结构28间及在位线路及字符线路间的存储单元中所提供的绝缘材料以将它们彼此分隔。
当现在根据本发明的存储单元阵列之实例已在第1及2图所示的区段被叙述，要指出根据本发明的存储单元阵列可使用习知方法步骤被制造。关于根据本发明的存储单元阵列的制造方法，应仅指出绝缘沟槽30亦可使用习知技术被形成。根据本发明，沟槽较佳为在闸极结构28形成前于半导体层16被蚀刻且接着以绝缘材料，如氧化物，填充。在以绝缘材料填充沟槽后，可使用任意方法以进行极化，此种方法已知为STI方法(STI＝浅沟隔离)。做为替代方案，亦可使用场氧化层隔离方法以提供以绝缘材料填充的沟槽。在闸极结构形成后，因绝缘沟槽与门极结构的格子结构所留下的基材部份可接着以自动对准方式被掺杂以产生源极/汲极区域。
在下文中，可参考第3a、3b、4a、4b及5图说明消除、程序化及读取可以逐位方式以根据本发明的存储单元阵列作动。
第3a图说明具要被施用以进行所圈起的存储单元1之消除操作的电压之相当电路图，第3b图说明基本上相同的电路图，然而存储单元1至4的晶体管以截面表示以表示物理处理清洁器。在第3a图，伴随要被消除的经选择存储单元的第一及第二位线路被指定为BL1及BL2，且在y-方向相邻的存储单元之位线路被指定为BL1’及BL2’。
位线路BL1系连接至存储单元1至3的源极区域，且位线路BL2系连接至这些存储单元的汲极区域。位线路BL1’系连接至存储单元2及4的源极区域，且位线路BL2’系连接至这些存储单元的汲极区域。
更进一步的，伴随经选择存储单元及连接至存储单元1至2的控制闸极的字符线路被指定为WL，且连接至存储单元3至4的控制闸极的相邻字符线路被指定为WL’。此名称亦被使用于第3b、4a及4b图。最后，第3a图的相当电路图示意地显示选择闸极(SGSG＝选择闸极)，其用做将对应位线路带至浮动状态。此种选择闸极及存储单元阵列的其它周边要被设计如以供应合适电压的方式为专家所明显可见及不需于此处更详细说明。
在详细讨论用做经选择存储单元的消除、程序化及读取之电压前，要指出这些电压系关于n-信道内存晶体管当它们被正常使用时。然而，显然地电压的极性可被反转以使用类似方式作动p-形式存储单元的消除、程序化及读取。
为消除经选择存储单元，在第3图中以圆圈围绕的存储单元1，+12伏特的电压由合适的驱动装置施用于字符线路WL。而且，-4伏特的相反极性电压被施用于位线路BL2。连接至此存储单元1的源极区域的位线路BL1为浮动的。因此当这些电压或电位被施用时，存储单元1的自汲极区域至基材(亦即至信道基材区域)的p-n接合于转送方向被极化，存储单元1的基材被充电至约-3.3伏特，如第3b图所示。因反向基材驱动效应，亦即当基材具关于关于汲极区域的正向偏压时起始电压的减少，信道40在内存晶体管1的闸氧化物层22下方形成，信道40因此在与连接至位线路BL2的汲极区域14b的相同电位。在控制闸极28(其经由字符线路WL为在+12伏特)及信道40间的电位差因此为12伏特-(-4伏特)＝16伏特，因而有电极穿隧经过存储单元1的闸氧化物层22至浮动闸极24。
在未被寻址的存储单元2之情况下，其控制闸极亦连接至字符线路WL及因而系在+12伏特的电位，经由位线路BL2’施用于存储单元2的汲极区域的+4伏特的正电位减少电压差至某一程度使得穿隧不再发生。施用于第二位线路BL2’的+4伏特的正电压构成一般称的抑制电压以预防在未被寻址的存储单元的干扰、不欲穿隧效应，其控制闸极系连接至与被寻址的存储单元相同的字符线路，因施用于此字符线路的电位。未被寻址的存储单元2的第一位线路BL1’为浮动的。
对未被寻址的存储单元3及4，电压，在控制闸极及基材及信道间的电位差分别为甚至更小以使穿隧及因而消除不会于此处发生。如此，仅所选择存储单元1由所叙述的施用电压消除。
参考第4a及4b图，现在要被叙述的电压系由合适的驱动装置施用以程序化所选择存储单元，亦即自其浮动闸极取出电荷。
为程序化所选择存储单元1，连接至其控制闸极28的字符线路WL为在-12伏特的电位，且连接至存储单元1的源极区域的位线路BL1及连接至存储单元1的汲极区域的位线路BL为在+4伏特的电位。自汲极区域14b至基材18的p-n接合在反向或阻挡方向被极化。虽然如此基材被充电至+4伏特的汲极电位，当带-至-带穿隧在汲极边缘发生，其一般被称为GIDL(GIDL＝闸极引发汲极漏电流)，此表示电洞一般是在汲极区域边缘，其自正汲极区域流向基材直到后者被充电至+4伏特的汲极电位。在控制闸极28及基材或基材信道18间的总电位差因而为-12伏特-(+4伏特)＝-16伏特，因而有电极穿隧经过闸氧化物层22自浮动闸极24进入基材。在此方面重要的是经订定基材电位可被调整而不需基材接触点，仅藉由GIDL效应，故所选择存储单元的程序化可被作动而不需基材接触点。
连接至未被寻址的存储单元2的源极区域的第一位线路BL1’，及连接至未被寻址的存储单元2的汲极区域的第一位线路BL2’每一个皆在-4伏特的电位。基材汲极二极管因而在转接方向被极化，由此基材被负充电及预防自浮动闸极的穿隧。关于未被寻址的存储单元3及4，其未进行程序化，电压仍低于单元2的情况，故程序化未于此被作动。因而根据本发明可以逐位，亦即个别，方式程序化存储单元而不需提供基材接触点。
为进行所选择存储单元的逐位读取，在本存储单元1情况下，合适电压以一般的方式施用于要被读取的存储单元的控制闸极，然而合适的源极/汲极电位差于同时被施用，此说明于第5图，其显示在字符线路WL的1.2伏特的电位及在第一位线路BL1的1.2伏特的电位。用于读取的电位必须被选择以使至或自浮动闸极的穿隧不会以所选择的电阻发生，当使用习知存储单元时，于读取期间，在预先决定的闸极电位的信道电流为单元要被消除或被程序化的决定之准则。
于前文所叙述的存储单元阵列提供阵列中的个别存储单元的自由选择存取，及藉由所叙述的抑制电压可减少或消除干扰，其所指的为在未被寻址的单元的专家群的干扰。然而，若特定单元要以特定常用方式被存取以使这些单元的经常性消除及程序化操作发生而不需未被寻址的单元分别被消除及程序化，则藉由选择闸极的额外提供或藉由软件方法的提供(如仿真)可克服关于未被寻址的单元的增加的干扰。
权利要求
1.一种存储单元阵列，其包括以二度空间排列的许多内存晶体管(1、2、3、4)，每一个内存晶体管(1、2、3、4)具放置于存储单元阵列的第一个方向的两个源极/汲极区域(14a、14b、14c、14d)，此两个源极/汲极区域间有信道基材区域(18)，及在信道基材区域(18)上方排列有闸极结构(20)，该源极/汲极区域(14a、14b、14c、14d)及信道基材区域(18)系形成于放置在绝缘层(12)上的基材(16)，且内存晶体管的信道基材区域(18)在第一个方向彼此相邻且由向下延伸至该绝缘层(12)的对应源极/汲极区域彼此分隔，其特征在于内存晶体管的该源极/汲极区域(14a、14b、14c、14d)及信道基材区域(18)在该存储单元阵列的第二个方向彼此相邻且由以绝缘材料填充及于基材(16)形成的沟槽(30)彼此分隔以向下延伸至该绝缘层(12)。
2.根据权利要求1的存储单元阵列，其中该源极/汲极区域(14a、14b、14c、14d)及信道基材区域(18)系形成于SOI晶圆的硅层。
3.根据权利要求1的存储单元阵列，其中该内存晶体管(1、2、3、4)的闸极结构(20)由包括绝缘闸层(22)、在该绝缘闸层(22)上的浮动闸极(24)、在该浮动闸极(24)上的中间介电层(26)及于该中间介电层(26)的控制闸极(28)的层序列所组成。
4.根据权利要求3的存储单元阵列，其更进一步包括字符线路(WL、WL′)，其以电传导方式连接至排列于该第二方向的内存晶体管列的控制闸极(28)。
5.根据权利要求4的存储单元阵列，其更进一步包括位线路(BL1、BL2、BL1′、BL2′)，且排列于第一方向的对应内存晶体管列，其具伴随它们的第一及第二位线路且该列内存晶体管的源极/汲极区域(14a、14b、14c、14d)以电传导方式以交替方式连接至该第一位线路(BL1)及该第二位线路(BL2)。
6.根据权利要求5的存储单元阵列，其更进一步包括一种装置以引入电荷于该存储单元阵列的经选择内存晶体管(1)的浮动闸极(24)，其施用一第一极性的电压，于此信道(40)形成于该信道基材区域，至连接至该经选择内存晶体管(1)的控制闸极(28)的字符线路(WL)，及施用与该第一极性相反的第二极性的电压至该经选择内存晶体管(1)的源极/汲极区域(14b)之一以将电荷带至该经选择内存晶体管(1)的浮动闸极(24)。
7.根据权利要求6的存储单元阵列，其中引入电荷的该装置更进一步施用该第一极性的电压至该内存晶体管(2)的源极/汲极区域，排除该经选择内存晶体管中的其中一个，该源极/汲极区域具连接至字符线路(WL)之它们的控制闸极，该字符线路(WL)系连接至该经选择内存晶体管(1)的控制闸极的。
8.根据权利要求7的存储单元阵列，其更进一步包括一种装置以自一种经选择内存晶体管(1)的浮动闸极(24)移除电荷，其施用该第二极性的电位至连接至该经选择内存晶体管(1)的控制闸极(28)的字符线路(WL)及施用该第一极性的电位至该经选择内存晶体管(1)的源极/汲极区域(14a、14b)以自该经选择内存晶体管(1)的浮动闸极(24)移除电荷。
9.根据权利要求8的存储单元阵列，其中移除电荷的该装置更进一步施用该第二极性的电压至该内存晶体管(2)的源极/汲极区域，排除该经选择内存晶体管(1)，该源极/汲极区域具连接至该字符线路(WL)之它们的控制闸极，该字符线路(WL)系连接至该经选择内存晶体管(1)的控制闸极(28)。
10.一种制造存储单元阵列的方法，其包括步骤形成条带状的沟槽(30)，其以绝缘材料填充，于放置于一绝缘层(12)上的半导体基材(16)，该绝缘沟槽向下延伸至该绝缘层(12)；形成条带状的闸极区域(20)，其基本上以与绝缘材料填充的该沟槽(30)垂直地延伸，及与该沟槽(30)构成格子状结构；及掺杂在该格子状结构间留下的基材区域以形成向下延伸至该绝缘层(12)的该源极/汲极区域(14a、14b、14c、14d)。
11.根据权利要求10的的方法，其进一步包括步骤形成字符线路于该闸极结构；及形成位线路(BL1、BL2、BL1′、BL2′)，及第一及第二位线路(BL1、BL2)且每一个伴随这排列于以绝缘材料填充的该沟槽(30)的方向的一列源极/汲极区域(14a、14b、14c、14d)，其该源极/汲极区域以交替方式连接至该第一位线路(BL1)及该第二位线路(BL2)。
全文摘要
一种存储单元阵列包括以二度空间阵列排列的许多内存晶体管(1、2、3、4)，每一个内存晶体管具放置于存储单元阵列的第一个方向的两个源极/汲极区域(14a、14b、14c、14d)，此两个源极/汲极区域间有信道基材区域(18)，及在信道基材区域(28)上方排列有闸极结构(20)。该源极/汲极区域(14a、14b、14c、14d)及信道基材区域(18)系形成于放置在绝缘层(12)上的基材(16)，且内存晶体管的信道基材区域(18)在第一个方向彼此相邻且由向下延伸至该绝缘层(12)的对应源极/汲极区域彼此分隔。内存晶体管的该源极/汲极区域(14a、14b、14c、14d)及该信道基材区域(18)在该存储单元阵列的第二个方向彼此相邻且进一步由以绝缘材料填充及于基材(16)形成的沟槽(30)彼此分隔以向下延伸至该绝缘层(12)。
文档编号H01L27/115GK1511348SQ02807873
公开日2004年7月7日 申请日期2002年3月19日 优先权日2001年4月5日
发明者R·卡科斯奇科, J·威勒, R 卡科斯奇科 申请人:因芬尼昂技术股份公司