专利名称：含有二极管的掩模式只读存储器及其制造方法
技术领域：
本发明涉及一种含有二极管的掩模式只读存储器，特别涉及一种利用二极管上是否有介电层来定义逻辑”0”或逻辑”1”的掩模式只读存储器。
背景技术：
非易失性存储器(nonvolatile memory)可分为两种。第一种是掩模式只读存储器(Mask ROM；Mask read only memory)，是指在制作内存的同时，就已被程序化(programmed)，即已定义好逻辑”0”和逻辑“1”，而出了工厂的后就无法再改写。因此，Mask ROM可作测试(testing)，故可靠度(reliability)较高。另一种是可程序化内存(field programmable memory)，是指在制作内存时尚未程序化，出了工厂后可根据使用者的需求而进行程序化。
传统的Mask ROM是以金属氧化物半导体晶体管(MOS transistor；metal-oxide-semiconductor transistor)作为存储单元(memory unit)。程序化的方式是，由进行离子分布来调整部分MOS晶体管的临界电压(threshold voltage)，以定义出逻辑”0”和逻辑”1”。
近年来，已有利用垂直型PN二极管作为存储单元的Mask ROM。例如，美国专利第5,441,907号中即有揭露此种含有PN垂直型二极管的Mask ROM，其利用有无PN二极管来定义逻辑”0”，“1”。
美国专利第6,185,122 B1号则公开了一种含有PN二极管的内存，但其不是Mask ROM，而是可程序化一次的ROM(OTP ROM；one time programmableread only memory)。在制作完成的内存中，在PN二极管的上有一层氧化层。在内存作好出了工厂的后，再定义逻辑”0”、”1”，定义的方式是，以高电压将氧化层烧穿(breakdown)，有烧穿的处定为”1”，未烧穿的处定为”0”。
当氧化层厚度不均时，定义时会有问题。
发明内容
本发明所要解决的技术问题为提供一种含有二极管的掩模式只读存储器及其制造方法，其利用二极管上是否有介电层来定义逻辑”0”或逻辑”1”，且可堆叠多层二极管层，而形成高密度的三度空间数组。
为实现上述目的，本发明提供了提供一种含有二极管的掩模式只读存储器及其制造方法，其中二极管的掩模式只读存储器包括一半导体基底；一绝缘层，位于该半导体基底上；在第一方向设置的多条第一导线，位于该绝缘层上；多个垂直式二极管，位于该第一导线上；多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及在第二方向设置的多条第二导线，位于该介电层和该二极管上，该第一和第二方向为垂直。
根据本发明的一具体实施例，本发明含有二极管的掩模式只读存储器包括一半导体基底；一绝缘层，位于该半导体基底上；以及至少两层存储单元层，堆叠设置于该绝缘层上，且任两层存储单元层之间有一分隔层作绝缘，其中该每一层存储单元层包括在第一方向设置的多条第一导线，位于该绝缘层上；多个垂直式二极管，位于该第一导线上；多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及在第二方向设置的多条第二导线，位于该介电层和该二极管上，该第一和第二方向为垂直，其中任意两相邻上下两极体层是以不同导电型面对面设置。
上述存储单元层的数量可为2至10层。分隔层可为氧化硅。
依据本发明另一具体实施例，本发明含有二极管的掩模式只读存储器包括
一半导体基底；一绝缘层，位于该半导体基底上；n层二极管层，堆叠设置于该绝缘层上，n为等于或大于2的整数，每层二极管层包括多个垂直式二极管；以及多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及(n+1)层平行导电层，分别位于最下层二极管层和绝缘层之间，最上层二极管层的上，以及任两相邻二极管层之间，且此(n+1)层平行导电层的设置方向为任两相邻导电层是互相垂直的，其中任两相邻上下两二极管层是以同导电型面对面设置。
上述二极管层的数量n可为2至10之间。
本发明还提供了含有二极管的掩模式只读存储器的制造方法。依据本发明的一具体实施例，制造方法可包括以下步骤在一半导体基底上按照顺序形成一绝缘层，一第一导电层，一第二导电层，和一第三导电层，其中第二导电层和第三导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第三导电层，第二导电层，和第一导电层，而形成多个在一第一方向设置的第一沟槽，以将第一导电层定义为多条位线；将一第一绝缘物填入该第一沟槽内；全面性地在该第三导电层和第一绝缘物上形成一介电层；图案化该介电层，第一绝缘物，第三导电层，第二导电层，停止于位线，而形成多个依一第二方向设置的第二沟槽，且形成由第二导电层和第三导电层所构成的多个二极管，其中第一方向和第二方向互相垂直；将第二绝缘物填入该第二沟槽内，使得该第二绝缘物的高度比该介电层为高，而形成多个在第二方向设置的第三沟槽；图案化该介电层，以曝露出部分二极管的第三导电层，而形成多个编码用开口，定义出多个编码区；形成一第四导电层，以填入该第三沟槽和编码用开口中，而形成多条字符线。
依据本发明的另一具体实施例，含有二极管的掩模式只读存储器的制造方法可包括以下步骤在一半导体基底上按照顺序形成一绝缘层，一第一导电层，一第二导电层，一第三导电层，和一第一介电层，其中该第二导电层和第三导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第一介电层，以曝露出该第三导电层的部分区域，而形成多个第一编码用开口，定义出多个第一编码区；图案化该第一介电层，第三导电层，第二导电层，和第一导电层，而形成多个依一第一方向设置的第一沟槽，将第一导电层定义为多条第一位线，将一第一绝缘物填入该第一沟槽内；全面性地形成一第四导电层，且填入该第一编码用开口中；在该第四导电层上按照顺序形成一第五导电层，第六导电层，和一第二介电层，其中该第五导电层和第六导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第二介电层，以曝露出第六导电层的部分区域，而形成多个第二编码用开口，定义出多个第二编码区；图案化该第二介电层，第六导电层，第五导电层，第四导电层，第一介电层，第三导电层，第二导电层，停止于第一位线，而形成多个依一第二方向设置的第二沟槽，并将第四导电层定义为多条第一字符线，其中第一方向和第二方向为垂直；将一第二绝缘物填入该第二沟槽内；全面性地形成一第七导电层，且填入该第二编码用开口中；在该第七导电层上按照顺序形成一第八导电层，一第九导电层，和一第三介电层，其中该第八导电层和第九导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第三介电层，以曝露出该第九导电层的部分区域，而形成多个第三编码用开口，定义出多个第三编码区；图案化该第三介电层，第九导电层，第八导电层，第七导电层，第二介电层，第六导电层，第五导电层，停止于第一字符线，而形成多个依第一方向设置的第三沟槽，并将第七导电层定义为多条第二位线；将一第三绝缘物填入该第三沟槽内；
图案化该第三介电层，第九导电层，第八导电层，停止于第二位线，而形成多个依第二方向设置的第四沟槽；将第四绝缘物填入该第四沟槽内，使得该第四绝缘物的高度比第三介电层为高，而形成多个依第二方向设置的第五沟槽；以及将第十导电层填入该第五沟槽内，而形成多条第二字符线，其中该第三和第五导电层具有相同导电型，第六和第八导电层具有相同导电型。
实施例图1a至图11显示依据本发明一较佳实施例制造含有二极管的掩模式只读存储器的制程剖面示意图。
请参阅图1a，在一半导体基底110上按顺序形成一绝缘层112，一第一导电层120，一第二导电层122，一第三导电层124，和一第一遮蔽层130。绝缘层112可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，绝缘层112可为以化学气相沉积法(CVD；chemical vapor deposition)所形成的氧化硅，厚度可为500至800nm之间。第一导电层120可为CVD所形成的双晶硅，或者可为溅镀法(sputtering)所形成的金属，厚度可为200至400nm之间。第一遮蔽层130可为以CVD法所形成的氮化硅，厚度可为50至300nm。
第二导电层122和第三导电层124之间是形成PN接口或萧特基(Schottky)接口。例如，第二导电层122可为N型双晶硅，形成方法可为，以CVD法或电浆辅助CVD法(PECVD；plasma-enhanced CVD)进行沉积，接着再以砷(As)、磷(P)、或其它N型掺质进行掺杂，厚度可为100至600nm。第三导电层124可为P型双晶硅，形成方法可为，以CVD法或PECVD法进行沉积，接着再以硼(B)、镓(Ga)、铟(In)、或其它P型掺质进行掺杂，厚度可为100至400nm。如此，第二导电层122和第三导电层124之间形成PN接口。或者，第二导电层122可为P型双晶硅，第三导电层124可为金属，如此其间形成萧特基接口。为方便说明起见，第二导电层122在图中都显示为N(表N型双晶硅)，第三导电层124在图中都显示为P(表P型双晶硅)。
接着，参阅图1b，在第一遮蔽层130上形成一第一光阻PR11，其图案与将来欲形成位线的图案相同。
接着，参阅图1c，以第一光阻PR11为掩模，蚀刻第一遮蔽层130，第三导电层124，第二导电层122，和第一导电层120，停止于绝缘层112，而形成多个依一第一方向A设置的第一沟槽G11，将第一导电层120定义为多条位线BL。蚀刻方法可使用反应性离子蚀刻法(RIE；reactive ionetching)。
接着，参阅图1d，除去第一光阻PR11，再将一第一绝缘物140填入第一沟槽G11内。例如，使用高密度电浆化学气相沉积法(HDPCVD；high densityplasma CVD)形成氧化硅140而填入第一沟槽G11内。然后，以第一遮蔽层130为停止层，对于第一绝缘物140进行回蚀(etching back)。
接着，参阅图1e，除去第一遮蔽层130，再全面性地在第三导电层124和第一绝缘物140上形成一介电层150。接着，再全面性地形成一第二遮蔽层132。介电层150可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，介电层150可为CVD法所形成的氧化硅。第二遮蔽层132可为CVD法所形成的氮化硅。
接着，参阅图1f，在第二遮蔽层132上形成一第二光阻PR12，其图案与将来欲形成字符线的图案相同。
接着，参阅图1g，以第二光阻PR12为掩模，蚀刻第二遮蔽层132，介电层150，第一绝缘物140，第三导电层124，第二导电层122，停止于位线BL，而形成多个依B方向设置的第二沟槽G12，B方向与A方向是为垂直。蚀刻方法可使用反应性离子蚀刻法(RIE)。如此，将第三导电层124和第二导电层122分割成多个二极管D，图中显示为PN二极管，第三导电层124为P，第二导电层122为N。
接着，参阅图1h，除去第二光阻PR12，再将第二绝缘物142填入第二沟槽G12内。例如，可使用HDPCVD法沉积氧化硅142以填入第二沟槽G12内。然后，以第二遮蔽层132为停止层，对于第二绝缘物142进行回蚀。
接着，参阅图1i，除去第二遮蔽层132。如此，除去第二遮蔽层132的后，会留下多个依B方向设置的第三沟槽G13，而使得第二绝缘物142的高度会比介电层150为高。
接着，参阅图1j，形成第三光阻PR13，再经由只读存储器编码掩模(ROMcode mask)Ml，对于第三光阻PR13进行曝光和显影，而使第三光阻PR13具有图案。只读存储器编码掩模M1上的开口部分即为只读存储器编码区(ROMcode)160。
接着，参阅图1k，以第三光阻PR13为掩模，将编码区160处的介电层150蚀刻，而曝露出编码区160处二极管D的第三导电层124，形成多个编码用开口162。蚀刻法可使用RIE法。
接着，参阅图1l，除去第三光阻PR13，形成一第四导电层，以填入第三沟槽G13和编码用开口162中，然后再进行化学机械研磨(CMP；chemicalmechanical polishing)而形成多条字符线WL。字符线WL的形成并不需要使用掩模，是属于自动对准方式(self-aligned)。如此，完成含有二极管的掩模式只读存储器，其具有一层存储单元层10。由位线BL到字符线WL所构成的结构，构成了存储单元层10，其中包括依A方向设置的多条位线BL；多个垂直式二极管D，位于位线BL上；多个介电层150，位于部分二极管D上；以及依B方向设置的多条字符线WL，位于介电层150和二极管D上。二极管D上有介电层150者定义为逻辑”0”，而二极管D上没有介电层150者定义为逻辑”1”。
此外，本发明亦可以堆叠数层存储单元层10，而形成三度空间数组。例如，图2显示含有二极管D的掩模式只读存储器，具有两层存储单元层10，其间以一分隔层12以绝缘隔开。此分隔层12可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。同样地，二极管D上有介电层150者定义为逻辑”0”，而二极管D上没有介电层150者定义为逻辑”1”。第2图中标号与第1图相同者代表相同的组件。
图3a至图3p显示依据本发明另一较佳实施例制造含有二极管的掩模式只读存储器的制程剖面示意图。
请参阅图3a，在一半导体基底210上按照顺序形成一绝缘层212，一第一导电层221，一第二导电层222，一第三导电层223，和一第一介电层241。绝缘层212可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，绝缘层212可为以CVD法所形成的氧化硅，厚度可为500至800nm之间。第一导电层221可为CVD所形成的双晶硅，或者可为溅镀法所形成的金属，厚度可为200至400nm之间。第一介电层241可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，第一介电层241可为以CVD法所形成的氧化硅，厚度可为10至300nm。
第二导电层222和第三导电层223之间是形成PN接口或萧特基(Schottky)接口。例如，第二导电层222可为N型双晶硅，形成方法可为，以CVD法或电浆辅助CVD法(PECVD；plasma-enhanced CVD)进行沉积，接着再以砷(As)、磷(P)、或其它N型掺质进行掺杂，厚度可为100至600nm。第三导电层223可为P型双晶硅，形成方法可为，以CVD法或PECVD法进行沉积，接着再以硼(B)、镓(Ga)、铟(In)、或其它P型掺质进行掺杂，厚度可为100至400nm。如此，第二导电层222和第三导电层223之间形成PN接口。或者，第二导电层222可为P型双晶硅，第三导电层223可为金属，如此其间形成萧特基接口。为方便说明起见，第二导电层222在图中皆显示为N(表N型双晶硅)，第三导电层223在图中皆显示为P(表P型双晶硅)。
参阅图3b，形成第一光阻PR21，再经由第一只读存储器编码掩模(ROMcode mask)M21，对于第一光阻PR21进行曝光和显影，而使第一光阻PR21具有图案。第一只读存储器编码掩模M21上的开口部分即为只读存储器编码区(ROM code)250。
接着，参阅图3c，以第一光阻PR21为掩模，将编码区250处的第一介电层241蚀刻，而曝露出编码区250处的第三导电层223，形成多个编码用开口251。蚀刻法可使用RIE法。
接着，仍参阅图3c，除去第一光阻PR21，形成第一遮蔽层261，例如氮化硅，并填入第一编码用开口251内。接着，形成第二光阻PR22，其图案与将来欲形成的位线图案相同。
接着，参阅图3d，以第二光阻PR22为掩模，进行蚀刻(例如RIE)，以蚀刻第一遮蔽层261，第一介电层241，第三导电层223，第二导电层222，和第一导电层221，停止于绝缘层212，而形成多个依A方向设置的第一沟槽G21，将第一导电层221定义为多条第一位线BL21。然后，将一第一绝缘物271填入第一沟槽G21内。例如，使用HDPCVD法以形成氧化硅而填入第一沟槽G21内。然后，以第一遮蔽层261为停止层，对于第一绝缘物271进行回蚀。
接着，参阅图3e，除去第一遮蔽层261，然后，全面性地形成一第四导电层224，且填入第一编码用开口251中。然后，进行CMP，以磨平第四导电层224。
接着，参阅图3f，在第四导电层224上按照顺序形成一第五导电层225，一第六导电层226，和一第二介电层242。第五和第六导电层225和226之间是形成PN接口或萧特基接口，且第五导电层225和第三导电层224的导电型必须相同。例如，图中显示，第二导电层222和第六导电层226都为N型双晶硅，第三导电层223和第五导电层225都为P型双晶硅。第二介电层242可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
接着，仍参阅图3f，形成第三光阻PR23，再经由第二只读存储器编码掩模(ROM code mask)M22，对于第三光阻PR23进行曝光和显影，而使第三光阻PR23具有图案。第二只读存储器编码掩模M22上的开口部分即为只读存储器编码区(ROM code)250。图中显示，第二只读存储器编码掩模M22上的编码区与第一只读存储器编码掩模M21上的编码区对齐，此外，也可不需要对齐，而作任意排列(random)。
接着，参阅图3g，以第三光阻PR23为掩模，将编码区250处的第二介电层242蚀刻，而曝露出编码区250处的第六导电层226，形成多个第二编码用开口252。蚀刻法可使用RIE法。
接着，仍参阅图3g，除去第三光阻PR23，形成第二遮蔽层262(例如氮化硅)，并填入第二编码用开口252内。接着，形成第四光阻PR24，其图案与将来要形成的字符线图案相同。
接着，参阅图3h，以第四光阻PR24为掩模，进行蚀刻(例如RIE)，以蚀刻第二遮蔽层262，第二介电层242，第六导电层226，第五导电层225，第四导电层224，第一介电层241，第三导电层223，和第二导电层222，停止于位线BL21，而形成多个按B方向设置的第二沟槽G22。如此，将第四导电层224分割成多条第一字符线WL21。同时，也形成了多个由第二导电层222和第三导电层223所构成的第一层二极管D21。
接着，仍参阅图3h，除去第四光阻PR24，然后，将一第二绝缘物272填入第二沟槽G22内。例如，使用HDPCVD法形成氧化硅272以填入第二沟槽G22内，再以第二遮蔽层262为停止层，回蚀氧化硅272。
接着，参阅图3i，除去第二遮蔽层262，再全面性地形成一第七导电层227，且填入第二编码用开口252内。然后，以CMP法磨平第七导电层227。
接着，参阅图3j，在第七导电层227上按照顺序形成一第八导电层228，第九导电层229，和一第三介电层243。第八和第九导电层228和229之间是形成PN接口或萧特基接口，且第八导电层228和第六导电层226的导电型必须相同。例如，图中显示，第六导电层226和第八导电层228都为N型双晶硅，第九导电层229为P型双晶硅。第三介电层243可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
接着，仍参阅图3j，形成第五光阻PR25，再经由第三只读存储器编码掩模(ROM code mask)M23，对于第五光阻PR25进行曝光和显影，而使第五光阻PR25具有图案。第三只读存储器编码掩模M23上的开口部分即为只读存储器编码区(ROM code)250。图中显示，第三只读存储器编码掩模M23上的编码区与第一只读存储器编码掩模M21上的编码区对齐，此外，也可不需要对齐，而作任意排列(random)。
接着，参阅图3k，以第五光阻PR25为掩模，将编码区250处的第三介电层243蚀刻，而曝露出编码区250处的第九双晶硅层229，形成多个第三编码用开口253。蚀刻法可使用RIE法。
接着，仍参阅图3k，除去第五光阻PR25，形成第三遮蔽层263(例如氮化硅)，并填入第三编码用开口253内。接着，形成第六光阻PR26，其图案与将来欲形成的位线图案相同。
接着，参阅图3l，以第六光阻PR26为掩模，进行蚀刻(如RIE)，以蚀刻第三遮蔽层263，第三介电层243，第九导电层229，第八导电层228，第七导电层227，第二介电层242，第六导电层226，和第五导电层225，停止于第一字符线WL21，而形成多个依A方向设置的第三沟槽G23。如此，将第七导电层227分割成多条第二位线BL22。同时，也形成了由第五导电层225和第六导电层226所构成的多个第二层二极管D22。
接着，仍参阅图31，除去第六光阻PR26，将一第三绝缘物273填入第三沟槽G23内。例如，使用HDPCVD法形成氧化硅273，以填入第三沟槽G23内，再以第三遮蔽层263为停止层，回蚀氧化硅273。
接着，参阅图3m，除去第三遮蔽层263，然后，全面性地形成一第四遮蔽层264(例如氮化硅)。然后，形成一第七光阻PR27，其图案与欲形成的字符线的图案相同。
接着，参阅图3n，以第七光阻PR27为掩模，进行蚀刻(例如RIE)，以蚀刻第四遮蔽层264，第三介电层243，第九导电层229，第八导电层228，停止于第二位线BL22，而形成多个依B方向设置的第四沟槽G24。如此，形成了由第八导电层228和第九导电层229所构成的多个第三层二极管D23。
接着，仍参阅图3n，除去第七光阻PR27，将第四绝缘物274填入第四沟槽内G24内。例如，可使用HDPCVD法沉积氧化硅274以填入第四沟槽G24内。然后，以第四遮蔽层264为停止层，对于第四绝缘物274进行回蚀。
接着，参阅图3p，除去第四遮蔽层264。如此，除去第四遮蔽层264的后，会留下多个依B方向设置的第五沟槽G25，而使得第四绝缘物274的高度会比第三介电层243为高。
接着，仍参阅图3p，将第十导电层填入第五沟槽G25内，经由CMP研磨而形成多条第二字符线WL22。如此，完成含有二极管的掩模式只读存储器，其具有三层二极管D21，D22，和D23。由第3p图可看出，PN二极管上有介电层241，242，或243者定义为逻辑”0”，而PN二极管上没有介电层者定义为逻辑”1”。再者，字符线WL21为上下两层二极管D21和D22所共享，位线BL22为上下两层二极管D22和D23所共享。
图4显示另一含有二极管的掩模式只读存储器，其和图3p的构造及制造方法类似，但图4仅包括两层二极管D21和D22。图4中与图3p标号相同者代表相同的组件。由图4可看出，此掩模式只读存储器包括一半导体基底210；一绝缘层212，位于半导体基底210上；以及两层PN二极管层，堆叠设置于绝缘层212上。每层PN二极管层包括多个垂直式PN二极管，以及多个介电层，位于部分PN二极管上。如图所示，第一层PN二极管层包括多个垂直式PN二极管D21，以及多个介电层241，位于部分PN二极管D21上。而第二层PN二极管则包括多个垂直式PN二极管D22，以及多个介电层242，位于部分PN二极管D22上。标号275，276，277代表绝缘物。
再者，图4中有三层平行导电层，分别是位线BL21，其位于下层PN二极管层D21和绝缘层212之间；字符线WL21，位于两层PN二极管层之间；以及位线BL22，位于上层PN二极管D22的上。位线BL21和BL22的设置方向是相同的，而字符线WL21的设置方向则是与位线垂直。再者，上下两PN二极管层是以同导电型面对面设置。例如，图4所示，下层二极管D21的第三导电层223和上层二极管D22的第五导电层225皆为P型。PN二极管上有介电层者定义为逻辑”0”，而PN二极管上没有介电层者定义为逻辑”1”。例如，如图中所示，下层PN二极管D21上有第一介电层241者定义为逻辑”0”，而PN二极管D21上没有第一介电层241者定义为逻辑”1”。上层PN二极管D22上有第二介电层242者定义为逻辑”0”，而PN二极管D22上没有第二介电层242者定义为逻辑”1”。再者，字符线WL21为上下两层二极管D21和D22所共享。
综合上述，本发明含有二极管的掩模式只读存储器是利用二极管上是否有介电层来定义逻辑”0”或逻辑”1”，且可堆叠多层二极管层，而可形成高密度的三度空间数组。
虽然本发明已以较佳实施例揭露如上，然其并非用以限制本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做更动与润饰，因此本发明的保护范围当以后附的申请专利范围所界定者为准。
为使对本发明的目的、构造特征及其功能有进一步的了解，配合附图详细说明如下
图1a至图1l显示依据本发明一较佳实施例制造含有PN二极管的掩模式只读存储器的制程的立体示意图，其包括一层PN二极管层。
图2显示依据本发明一较佳实施例的含有PN二极管的掩模式只读存储器的立体示意图，其包括两层PN二极管层。
图3a至图3p显示依据本发明另一较佳实施例制造含有PN二极管的掩模式只读存储器的制程的立体示意图，其包括三层PN二极管层。
图4显示依据本发明另一较佳实施例的含有PN二极管的掩模式只读存储器的立体示意图，其包括两层PN二极管层。
其中，附图标记说明如下图1a至图1l和第2图中，110--半导体基底，112--绝缘层，120--第一导电层，122--第二导电层，124--第三导电层，130--第一遮蔽层，132--第二遮蔽层，PR11--第一光阻，PR12--第二光阻，PR13--第三光阻，G11--第一沟槽，G12--第二沟槽，G13--第三沟槽，BL--位线，140--第一绝缘物，142--第二绝缘物，150--介电层，D--二极管，M1--只读存储器编码掩模，160--只读存储器编码区，162--编码用开口，WL--字符线，10--存储单元层，12--绝缘层，图3a至图3p和第4图中，210--半导体基底，212--绝缘层，221--第一导电层，222--第二导电层，223--第三导电层，224--第四导电层，225--第五导电层，226--第六导电层，227--第七导电层，228--第八导电层，229--第九导电层，241--第一介电层，242--第二介电层，243--第三介电层，PR21--第一光阻，PR22--第二光阻，PR21--第三光阻，PR21--第四光阻，PR25--第五光阻，PR26--第六光阻，PR27--第七光阻，M21--第一只读存储器编码掩模，M22--第二只读存储器编码掩模，M23--第三只读存储器编码掩模，250--只读存储器编码区，251--第一编码用开口，252--第二编码用开口，253--第三编码用开口，261--第一遮蔽层，262--第二遮蔽层，263--第三遮蔽层，264--第四遮蔽层，G21--第一沟槽，G22--第二沟槽，G23--第三沟槽，G24--第四沟槽，G25--第五沟槽，BL21--第一位线，BL22--第二位线，271--第一绝缘物，272--第二绝缘物，273--第三绝缘物，274--第四绝缘物，275、276、277--绝缘物，WL21--第一字符线，WL22--第二字符线，D21--第一层PN二极管，D22--第二层PN二极管，D23--第三层PN二极管。
具体实施例方式
本发明的目的为提供一种含有二极管的掩模式只读存储器及其制造方法，其是利用二极管上是否有介电层来定义逻辑”0”或逻辑”1”，且可堆叠多层二极管层，而形成高密度的三度空间数组。
为达成本发明的目的，本发明含有二极管的掩模式只读存储器包括一半导体基底；一绝缘层，位于该半导体基底上；在第一方向设置的多条第一导线，位于该绝缘层上；多个垂直式二极管，位于该第一导线上；
多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及在第二方向设置的多条第二导线，位于该介电层和该二极管上，该第一和第二方向为垂直。
根据本发明的一具体实施例，本发明含有二极管的掩模式只读存储器包括一半导体基底；一绝缘层，位于该半导体基底上；以及至少两层存储单元层，堆叠设置于该绝缘层上，且任两层存储单元层之间有一分隔层以作绝缘，其中该每一层存储单元层包括在第一方向设置的多条第一导线，位于该绝缘层上；多个垂直式二极管，位于该第一导线上；多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及在第二方向设置的多条第二导线，位于该介电层和该二极管上，该第一和第二方向为垂直，其中任意两个相邻上下两极体层是以不同导电型面对面设置。
上述存储单元层的数量可为2至10层。分隔层可为氧化硅。
根据本发明另一具体实施例，本发明含有二极管的掩模式只读存储器包括一半导体基底；一绝缘层，位于该半导体基底上；n层二极管层，堆叠设置于该绝缘层上，n为等于或大于2的整数，每层二极管层包括多个垂直式二极管；以及多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及(n+1)层平行导电层，分别位于最下层二极管层和绝缘层之间，最上层二极管层的上，以及任两相邻二极管层之间，且此(n+1)层平行导电层的设置方向为任两相邻导电层是互相垂直的，其中任两相邻上下两二极管层是以同导电型面对面设置。
上述二极管层的数量n可为2至10之间。
本发明还提供含有二极管的掩模式只读存储器的制造方法。根据本发明的一具体实施例，制造方法可包括以下步骤在一半导体基底上按照顺序形成一绝缘层，一第一导电层，一第二导电层，和一第三导电层，其中第二导电层和第三导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第三导电层，第二导电层，和第一导电层，而形成多个在一第一方向设置的第一沟槽，将第一导电层定义为多条位线；将一第一绝缘物填入该第一沟槽内；全面性地在该第三导电层和第一绝缘物上形成一介电层；图案化该介电层，第一绝缘物，第三导电层，第二导电层，停止于位线，而形成多个依一第二方向设置的第二沟槽，且形成由第二导电层和第三导电层所构成的多个二极管，其中第一方向和第二方向互相垂直；将第二绝缘物填入该第二沟槽内，使得该第二绝缘物的高度比该介电层为高，而形成多个依第二方向设置的第三沟槽；图案化该介电层，以曝露出部分二极管的第三导电层，而形成多个编码用开口，定义出多个编码区；形成一第四导电层，以填入该第三沟槽和编码用开口中，而形成多条字符线。
根据本发明的另一具体实施例，含有二极管的掩模式只读存储器的制造方法可包括以下步骤在一半导体基底上按照顺序形成一绝缘层，一第一导电层，一第二导电层，一第三导电层，和一第一介电层，其中该第二导电层和第三导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第一介电层，以曝露出该第三导电层的部分区域，而形成多个第一编码用开口，定义出多个第一编码区；图案化该第一介电层，第三导电层，第二导电层，和第一导电层，而形成多个依一第一方向设置的第一沟槽，将第一导电层定义为多条第一位线，将一第一绝缘物填入该第一沟槽内；全面性地形成一第四导电层，且填入该第一编码用开口中；
在该第四导电层上按照顺序形成一第五导电层，第六导电层，和一第二介电层，其中该第五导电层和第六导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第二介电层，以曝露出第六导电层的部分区域，而形成多个第二编码用开口，定义出多个第二编码区；图案化该第二介电层，第六导电层，第五导电层，第四导电层，第一介电层，第三导电层，第二导电层，停止于第一位线，而形成多个依一第二方向设置的第二沟槽，并将第四导电层定义为多条第一字符线，其中第一方向和第二方向为垂直；将一第二绝缘物填入该第二沟槽内；全面性地形成一第七导电层，且填入该第二编码用开口中；在该第七导电层上按照顺序形成一第八导电层，一第九导电层，和一第三介电层，其中该第八导电层和第九导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第三介电层，以曝露出该第九导电层的部分区域，而形成多个第三编码用开口，定义出多个第三编码区；图案化该第三介电层，第九导电层，第八导电层，第七导电层，第二介电层，第六导电层，第五导电层，停止于第一字符线，而形成多个依第一方向设置的第三沟槽，并将第七导电层定义为多条第二位线；将一第三绝缘物填入该第三沟槽内；图案化该第三介电层，第九导电层，第八导电层，停止于第二位线，而形成多个依第二方向设置的第四沟槽；将第四绝缘物填入该第四沟槽内，使得该第四绝缘物的高度比第三介电层为高，而形成多个依第二方向设置的第五沟槽；以及将第十导电层填入该第五沟槽内，而形成多条第二字符线，其中该第三和第五导电层具有相同导电型，第六和第八导电层具有相同导电型。
实施例图1a至图1l显示依据本发明一较佳实施例制造含有二极管的掩模式只读存储器的制程剖面示意图。
请参阅图1a，在一半导体基底110上按照顺序形成一绝缘层112，一第一导电层120，一第二导电层122，一第三导电层124，和一第一遮蔽层130。绝缘层112可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，绝缘层112可为以化学气相沉积法(CVD；chemical vapor deposition)所形成的氧化硅，厚度可为500至800nm之间。第一导电层120可为CVD所形成的双晶硅，或者可为溅镀法(sputtering)所形成的金属，厚度可为200至400nm之间。第一遮蔽层130可为以CVD法所形成的氮化硅，厚度可为50至300nm。
第二导电层122和第三导电层124之间形成PN接口或萧特基(Schottky)接口。例如，第二导电层122可为N型双晶硅，形成方法可为，以CVD法或电浆辅助CVD法(PECVD；plasma-enhanced CVD)进行沉积，接着再以砷(As)、磷(P)、或其它N型掺质进行掺杂，厚度可为100至600nm。第三导电层124可为P型双晶硅，形成方法可为，以CVD法或PECVD法进行沉积，接着再以硼(B)、镓(Ga)、铟(In)、或其它P型掺质进行掺杂，厚度可为100至400nm。如此，第二导电层122和第三导电层124之间形成PN接口。或者，第二导电层122可为P型双晶硅，第三导电层124可为金属，如此其间形成萧特基接口。为方便说明起见，第二导电层122在图中皆显示为N(表N型双晶硅)，第三导电层124在图中皆显示为P(表P型双晶硅)。
接着，参阅图1b，在第一遮蔽层130上形成一第一光阻PR11，其图案与将来欲形成位线的图案相同。
接着，参阅图1c，以第一光阻PR11为掩模，蚀刻第一遮蔽层130，第三导电层124，第二导电层122，和第一导电层120，停止于绝缘层112，而形成多个依一第一方向A设置的第一沟槽G11，将第一导电层120定义为多条位线BL。蚀刻方法可使用反应性离子蚀刻法(RIE；reactive ionetching)。
接着，参阅图1d，除去第一光阻PR11，再将一第一绝缘物140填入第一沟槽G11内。例如，使用高密度电浆化学气相沉积法(HDPCVD；high densityplasma CVD)形成氧化硅140而填入第一沟槽G11内。然后，以第一遮蔽层130为停止层，对于第一绝缘物140进行回蚀(etching back)。
接着，参阅图1e，除去第一遮蔽层130，再全面性地在第三导电层124和第一绝缘物140上形成一介电层150。接着，再全面性地形成一第二遮蔽层132。介电层150可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，介电层150可为CVD法所形成的氧化硅。第二遮蔽层132可为CVD法所形成的氮化硅。
接着，参阅图1f，在第二遮蔽层132上形成一第二光阻PR12，其图案与将来欲形成字符线的图案相同。
接着，参阅图1g，以第二光阻PR12为掩模，蚀刻第二遮蔽层132，介电层150，第一绝缘物140，第三导电层124，第二导电层122，停止于位线BL，而形成多个依B方向设置的第二沟槽G12，B方向与A方向是为垂直。蚀刻方法可使用反应性离子蚀刻法(RIE)。如此，将第三导电层124和第二导电层122分割成多个二极管D，图中显示为PN二极管，第三导电层124为P，第二导电层122为N。
接着，参阅图1h，除去第二光阻PR12，再将第二绝缘物142填入第二沟槽G12内。例如，可使用HDPCVD法沉积氧化硅142以填入第二沟槽G12内。然后，以第二遮蔽层132为停止层，对于第二绝缘物142进行回蚀。
接着，参阅图1i，除去第二遮蔽层132。如此，除去第二遮蔽层132的后，会留下多个依B方向设置的第三沟槽G13，而使得第二绝缘物142的高度会比介电层150为高。
接着，参阅图1j，形成第三光阻PR13，再经由只读存储器编码掩模(ROMcode mask)M1，对于第三光阻PR13进行曝光和显影，而使第三光阻PR13具有图案。只读存储器编码掩模M1上的开口部分即为只读存储器编码区(ROMcode)160。
接着，参阅图1k，以第三光阻PR13为掩模，将编码区160处的介电层150蚀刻，而曝露出编码区160处二极管D的第三导电层124，形成多个编码用开口162。蚀刻法可使用RIE法。
接着，参阅图1l，除去第三光阻PR13，形成一第四导电层，以填入第三沟槽G13和编码用开口162中，然后再进行化学机械研磨(CMP；chemicalmechanical polishing)而形成多条字符线WL。字符线WL的形成并不需要使用掩模，是属于自动对准方式(self-aligned)。如此，完成含有二极管的掩模式只读存储器，其具有一层存储单元层10。由位线BL到字符线WL所构成的结构，构成了存储单元层10，其中包括在A方向设置的多条位线BL；多个垂直式二极管D，位于位线BL上；多个介电层150，位于部分二极管D上；以及在B方向设置的多条字符线WL，位于介电层150和二极管D上。二极管D上有介电层150者定义为逻辑”0”，而二极管D上没有介电层150者定义为逻辑”1”。
此外，本发明还可以堆叠多层存储单元层10，而形成三度空间数组。例如，第2图显示含有二极管D的掩模式只读存储器，具有两层存储单元层10，其间以一分隔层12以绝缘隔开。此分隔层12可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。同样地，二极管D上有介电层150者定义为逻辑”0”，而二极管D上没有介电层150者定义为逻辑”1”。第2图中标号与第1图相同者代表相同的组件。
图3a至图3p显示根据本发明另一较佳实施例制造含有二极管的掩模式只读存储器的制程剖面示意图。
请参阅图3a，在一半导体基底210上按照顺序形成一绝缘层212，一第一导电层221，一第二导电层222，一第三导电层223，和一第一介电层241。绝缘层212可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，绝缘层212可为以CVD法所形成的氧化硅，厚度可为500至800nm之间。第一导电层221可为CVD所形成的双晶硅，或者可为溅镀法所形成的金属，厚度可为200至400nm之间。第一介电层241可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。例如，第一介电层241可为以CVD法所形成的氧化硅，厚度可为10至300nm。
第二导电层222和第三导电层223之间是形成PN接口或萧特基(Schottky)接口。例如，第二导电层222可为N型双晶硅，形成方法可为，以CVD法或电浆辅助CVD法(PECVD；plasma-enhanced CVD)进行沉积，接着再以砷(As)、磷(P)、或其它N型掺质进行掺杂，厚度可为100至600nm。第三导电层223可为P型双晶硅，形成方法可为，以CVD法或PECVD法进行沉积，接着再以硼(B)、镓(Ga)、铟(In)、或其它P型掺质进行掺杂，厚度可为100至400nm。如此，第二导电层222和第三导电层223之间形成PN接口。或者，第二导电层222可为P型双晶硅，第三导电层223可为金属，如此其间形成萧特基接口。为方便说明起见，第二导电层222在图中皆显示为N(表N型双晶硅)，第三导电层223在图中皆显示为P(表P型双晶硅)。
参阅图3b，形成第一光阻PR21，再经第一只读存储器编码掩模(ROM codemask)M21，对于第一光阻PR21进行曝光和显影，而使第一光阻PR21具有图案。第一只读存储器编码掩模M21上的开口部分为只读存储器编码区(ROMcode)250。
接着，参阅图3c，以第一光阻PR21为掩模，将编码区250处的第一介电层241蚀刻，而曝露出编码区250处的第三导电层223，形成多个编码用开口251。蚀刻法可使用RIE法。
接着，仍参阅图3c，除去第一光阻PR21，形成第一遮蔽层261，例如氮化硅，并填入第一编码用开口251内。接着，形成第二光阻PR22，其图案与将来形成的位线图案相同。
接着，参阅图3d，以第二光阻PR22为掩模，进行蚀刻(例如RIE)，以蚀刻第一遮蔽层261，第一介电层241，第三导电层223，第二导电层222，和第一导电层221，停止于绝缘层212，而形成多个依A方向设置的第一沟槽G21，将第一导电层221定义为多条第一位线BL21。然后，将一第一绝缘物271填入第一沟槽G21内。例如，使用HDPCVD法以形成氧化硅而填入第一沟槽G21内。然后，以第一遮蔽层261为停止层，对于第一绝缘物271进行回蚀。
接着，参阅图3e，除去第一遮蔽层261，然后，全面性地形成一第四导电层224，且填入第一编码用开口251中。然后，进行CMP，以磨平第四导电层224。
接着，参阅图3f，在第四导电层224上按照顺序形成一第五导电层225，一第六导电层226，和一第二介电层242。第五和第六导电层225和226之间是形成PN接口或萧特基接口，且第五导电层225和第三导电层224的导电型必须相同。例如，图中显示，第二导电层222和第六导电层226都为N型双晶硅，第三导电层223和第五导电层225都为P型双晶硅。第二介电层242可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
接着，仍参阅图3f，形成第三光阻PR23，再经由第二只读存储器编码掩模(ROM code mask)M22，对于第三光阻PR23进行曝光和显影，而使第三光阻PR23具有图案。第二只读存储器编码掩模M22上的开口部分即为只读存储器编码区(ROM code)250。图中显示，第二只读存储器编码掩模M22上的编码区与第一只读存储器编码掩模M21上的编码区对齐，此外，也可不需要对齐，而作任意排列(random)。
接着，参阅图3g，以第三光阻PR23为掩模，将编码区250处的第二介电层242蚀刻，而曝露出编码区250处的第六导电层226，形成多个第二编码用开口252。蚀刻法可使用RIE法。
接着，仍参阅图3g，除去第三光阻PR23，形成第二遮蔽层262(例如氮化硅)，并填入第二编码用开口252内。接着，形成第四光阻PR24，其图案与将来形成的字符线图案相同。
接着，参阅图3h，以第四光阻PR24为掩模，进行蚀刻(例如RIE)，以蚀刻第二遮蔽层262，第二介电层242，第六导电层226，第五导电层225，第四导电层224，第一介电层241，第三导电层223，和第二导电层222，停止于位线BL21，而形成多个依B方向设置的第二沟槽G22。如此，将第四导电层224分割成多条第一字符线WL21。同时，也形成了多个由第二导电层222和第三导电层223所构成的第一层二极管D21。
接着，仍参阅图3h，除去第四光阻PR24，然后，将一第二绝缘物272填入第二沟槽G22内。例如，使用HDPCVD法形成氧化硅272以填入第二沟槽G22内，再以第二遮蔽层262为停止层，回蚀氧化硅272。
接着，参阅图3i，除去第二遮蔽层262，再全面性地形成一第七导电层227，且填入第二编码用开口252内。然后，以CMP法磨平第七导电层227。
接着，参阅图3j，在第七导电层227上按照顺序形成一第八导电层228，第九导电层229，和一第三介电层243。第八和第九导电层228和229之间是形成PN接口或萧特基接口，且第八导电层228和第六导电层226的导电型必须相同。例如，图中显示，第六导电层226和第八导电层228都为N型双晶硅，第九导电层229为P型双晶硅。第三介电层243可为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
接着，仍参阅图3j，形成第五光阻PR25，再经由第三只读存储器编码掩模(ROM code mask)M23，对于第五光阻PR25进行曝光和显影，而使第五光阻PR25具有图案。第三只读存储器编码掩模M23上的开口部分即为只读存储器编码区(ROM code)250。图中显示，第三只读存储器编码掩模M23上的编码区与第一只读存储器编码掩模M21上的编码区对齐，此外，也可不需要对齐，而作任意排列(random)。
接着，参阅图3k，以第五光阻PR25为掩模，将编码区250处的第三介电层243蚀刻，而曝露出编码区250处的第九双晶硅层229，形成多个第三编码用开口253。蚀刻法可使用RIE法。
接着，仍参阅图3k，除去第五光阻PR25，形成第三遮蔽层263(例如氮化硅)，并填入第三编码用开口253内。接着，形成第六光阻PR26，其图案与将来形成的位线图案相同。
接着，参阅图31，以第六光阻PR26为掩模，进行蚀刻(如RIE)，以蚀刻第三遮蔽层263，第三介电层243，第九导电层229，第八导电层228，第七导电层227，第二介电层242，第六导电层226，和第五导电层225，停止于第一字符线WL21，而形成多个依A方向设置的第三沟槽G23。如此，将第七导电层227分割成多条第二位线BL22。同时，也形成了由第五导电层225和第六导电层226所构成的多个第二层二极管D22。
接着，仍参阅图31，除去第六光阻PR26，将一第三绝缘物273填入第三沟槽G23内。例如，使用HDPCVD法形成氧化硅273，以填入第三沟槽G23内，再以第三遮蔽层263为停止层，回蚀氧化硅273。
接着，参阅图3m，除去第三遮蔽层263，然后，全面性地形成一第四遮蔽层264(例如氮化硅)。然后，形成一第七光阻PR27，其图案与欲形成的字符线的图案相同。
接着，参阅图3n，以第七光阻PR27为掩模，进行蚀刻(例如RIE)，以蚀刻第四遮蔽层264，第三介电层243，第九导电层229，第八导电层228，停止于第二位线BL22，而形成多个依B方向设置的第四沟槽G24。如此，形成了由第八导电层228和第九导电层229所构成的多个第三层二极管D23。
接着，仍参阅图3n，除去第七光阻PR27，将第四绝缘物274填入第四沟槽内G24内。例如，可使用HDPCVD法沉积氧化硅274以填入第四沟槽G24内。然后，以第四遮蔽层264为停止层，对于第四绝缘物274进行回蚀。
接着，参阅图3p，除去第四遮蔽层264。如此，除去第四遮蔽层264的后，会留下多个依B方向设置的第五沟槽G25，而使得第四绝缘物274的高度会比第三介电层243为高。
接着，仍参阅图3p，将第十导电层填入第五沟槽G25内，经由CMP研磨而形成多条第二字符线WL22。如此，完成含有二极管的掩模式只读存储器，其具有三层二极管D21，D22，和D23。由第3p图可看出，PN二极管上有介电层241，242，或243者定义为逻辑”0”，而PN二极管上没有介电层者定义为逻辑”1”。再者，字符线WL21为上下两层二极管D21和D22所共享，位线BL22为上下两层二极管D22和D23所共享。
图4显示另一含有二极管的掩模式只读存储器，其和第3p图的构造及制造方法类似，但第4图仅包括两层二极管D21和D22。第4图中与第3p图标号相同者代表相同的组件。由第4图可看出，此掩模式只读存储器包括一半导体基底210；一绝缘层212，位于半导体基底210上；以及两层PN二极管层，堆叠设置于绝缘层212上。每层PN二极管层包括多个垂直式PN二极管，以及多个介电层，位于部分PN二极管上。如图所示，第一层PN二极管层包括多个垂直式PN二极管D21，以及多个介电层241，位于部分PN二极管D21上。而第二层PN二极管则包括多个垂直式PN二极管D22，以及多个介电层242，位于部分PN二极管D22上。标号275，276，277代表绝缘物。
再者，图4中有三层平行导电层，分别是位线BL21，其位于下层PN二极管层D21和绝缘层212之间；字符线WL21，位于两层PN二极管层之间；以及位线BL22，位于上层PN二极管D22的上。位线BL21和BL22的设置方向是相同的，而字符线WL21的设置方向则是与位线垂直。再者，上下两PN二极管层是以同导电型面对面设置。例如，第4图所示，下层二极管D21的第三导电层223和上层二极管D22的第五导电层225皆为P型。PN二极管上有介电层者定义为逻辑”0”，而PN二极管上没有介电层者定义为逻辑”1”。例如，如图中所示，下层PN二极管D21上有第一介电层241者定义为逻辑”0”，而PN二极管D21上没有第一介电层241者定义为逻辑”1”。上层PN二极管D22上有第二介电层242者定义为逻辑”0”，而PN二极管D22上没有第二介电层242者定义为逻辑”1”。再者，字符线WL21为上下两层二极管D21和D22所共享。
综合上述，本发明含有二极管的掩模式只读存储器是利用二极管上是否有介电层来定义逻辑”0”或逻辑”1”，且可堆叠多层二极管层，而可形成高密度的三度空间数组。
虽然本发明已以较佳实施例揭露如上，然其并非用以限制本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，可做更改与润饰，因此本发明的保护范围应当权利要求书要求保护的范围为准。
权利要求
1.一种含有二极管的掩模式只读存储器，其特征在于一半导体基底；一绝缘层，位于该半导体基底上；在第一方向设置的多条第一导线，位于该绝缘层上；多个垂直式二极管，位于该第一导线上；多个介电层，位于部分二极管上，二极管上有介电层的定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及依第二方向设置的多条第二导线，位于该介电层和该二极管上，该第一和第二方向为垂直。
2.如申请专利范围第1项所述的含有二极管的掩模式只读存储器，其中该二极管为PN二极管。
3.如申请专利范围第2项所述的含有二极管的掩模式只读存储器，其中该PN二极管为不同导电型的两双晶硅层所构成。
4.如申请专利范围第1项所述的含有二极管的掩模式只读存储器，其中该绝缘层为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
5.如申请专利范围第1项所述的含有二极管的掩模式只读存储器，其中该第一导线和第二导线分别为位线和字符线。
6.如申请专利范围第1项所述的含有二极管的掩模式只读存储器，其中该介电层为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
7.如申请专利范围第1项所述的含有二极管的掩模式只读存储器，其包括一半导体基底；一绝缘层，位于该半导体基底上；以及至少两层存储单元层，堆叠设置于该绝缘层上，且任两层存储单元层之间有一分隔层以作绝缘，其中该每一层存储单元层包括依第一方向设置的多条第一导线，位于该绝缘层上；多个垂直式二极管，位于该第一导线上；多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及依第二方向设置的多条第二导线，位于该介电层和该二极管上，该第一和第二方向为垂直，其中任两相邻上下两极体层是以不同导电型面对面设置。
8.如申请专利范围第7项所述的含有二极管的掩模式只读存储器，其包括2至10层存储单元层。
9.如申请专利范围第7项所述的含有二极管的掩模式只读存储器，其中该分隔层为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
10.如申请专利范围第1项所述的含有二极管的掩模式只读存储器，其包括一半导体基底；一绝缘层，位于该半导体基底上；n层二极管层，堆叠设置于该绝缘层上，n为等于或大于2的整数，每层二极管层包括多个垂直式二极管；以及多个介电层，位于部分二极管上，二极管上有介电层者定义为逻辑”0”，而二极管上没有介电层者定义为逻辑”1”；以及(n+1)层平行导电层，分别位于最下层二极管层和绝缘层之间，最上层二极管层的上，以及任两相邻二极管层之间，且此(n+1)层平行导电层的设置方向为任两相邻导电层是互相垂直的，其中任两相邻上下两二极管层是以同导电型面对面设置。
11.如申请专利范围第10项所述的含有二极管的掩模式只读存储器，其中n为2至10之间。
12.一种含有二极管的掩模式只读存储器的制造方法，其包括以下步骤在一半导体基底上按照顺序形成一绝缘层，一第一导电层，一第二导电层，和一第三导电层，其中第二导电层和第三导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第三导电层，第二导电层，和第一导电层，而形成多个依一第一方向设置的第一沟槽，以将第一导电层定义为多条位线；将一第一绝缘物填入该第一沟槽内；全面性地在该第三导电层和第一绝缘物上形成一介电层；图案化该介电层，第一绝缘物，第三导电层，第二导电层，停止于位线，而形成多个依一第二方向设置的第二沟槽，且形成由第二导电层和第三导电层所构成的多个二极管，其中第一方向和第二方向互相垂直；将第二绝缘物填入该第二沟槽内，使得该第二绝缘物的高度比该介电层为高，而形成多个依第二方向设置的第三沟槽；图案化该介电层，以曝露出部分二极管的第三导电层，而形成多个编码用开口，定义出多个编码区；形成一第四导电层，以填入该第三沟槽和编码用开口中，而形成多条字符线。
13.如申请专利范围第12项所述的含有二极管的掩模式只读存储器的制造方法，其中该二极管为PN二极管。
14.如申请专利范围第13项所述的含有二极管的掩模式只读存储器的制造方法，其中该PN二极管为不同导电型的两双晶硅层所构成。
15.如申请专利范围第12项所述的含有二极管的掩模式只读存储器，其中该介电层为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
16.一种含有二极管的掩模式只读存储器的制造方法，其包括以下步骤在一半导体基底上按照顺序形成一绝缘层，一第一导电层，一第二导电层，一第三导电层，和一第一介电层，其中该第二导电层和第三导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第一介电层，以曝露出该第三导电层的部分区域，而形成多个第一编码用开口，定义出多个第一编码区；图案化该第一介电层，第三导电层，第二导电层，和第一导电层，而形成多个依一第一方向设置的第一沟槽，将第一导电层定义为多条第一位线，将一第一绝缘物填入该第一沟槽内；全面性地形成一第四导电层，且填入该第一编码用开口中；在该第四导电层上按照顺序形成一第五导电层，第六导电层，和一第二介电层，其中该第五导电层和第六导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第二介电层，以曝露出第六导电层的部分区域，而形成多个第二编码用开口，定义出多个第二编码区；图案化该第二介电层，第六导电层，第五导电层，第四导电层，第一介电层，第三导电层，第二导电层，停止于第一位线，而形成多个依一第二方向设置的第二沟槽，并将第四导电层定义为多条第一字符线，其中第一方向和第二方向为垂直；将一第二绝缘物填入该第二沟槽内；全面性地形成一第七导电层，且填入该第二编码用开口中；在该第七导电层上按照顺序形成一第八导电层，一第九导电层，和一第三介电层，其中该第八导电层和第九导电层之间形成PN接口或萧特基(Schottky)接口；图案化该第三介电层，以曝露出该第九导电层的部分区域，而形成多个第三编码用开口，定义出多个第三编码区；图案化该第三介电层，第九导电层，第八导电层，第七导电层，第二介电层，第六导电层，第五导电层，停止于第一字符线，而形成多个依第一方向设置的第三沟槽，并将第七导电层定义为多条第二位线；将一第三绝缘物填入该第三沟槽内；图案化该第三介电层，第九导电层，第八导电层，停止于第二位线，而形成多个依第二方向设置的第四沟槽；将第四绝缘物填入该第四沟槽内，使得该第四绝缘物的高度比第三介电层为高，而形成多个依第二方向设置的第五沟槽；以及将第十导电层填入该第五沟槽内，而形成多条第二字符线，其中该第三和第五导电层具有相同导电型，第六和第八导电层具有相同导电型。
17.如申请专利范围第16项所述的含有二极管的掩模式只读存储器的制造方法，其中该第二、第三、第五、第六、第八、和第九导电层为掺杂的双晶硅层。
18.如申请专利范围第17项所述的含有二极管的掩模式只读存储器的制造方法，其中该第二、第六、和第八导电层具有相同导电型，第三、第五、和第九导电层具有相同导电型。
19.如申请专利范围第16项所述的含有二极管的掩模式只读存储器，其中该第一、第二、和第三介电层为氧化硅、氧化铝(Al-2O3)、氮化硅(Si3N4)、氧化钽(Ta2O5)、钛酸锶钡(BST)、氧化铪(HfO2)、或氧化钛(TiO2)。
全文摘要
本发明提供一种含有二极管的掩模式只读存储器及其制造方法，是利用二极管上是否有介电层来定义逻辑”0”或逻辑”1”，且可堆叠多层二极管层，而形成高密度的三度空间数组。
文档编号H01L21/70GK1503365SQ0215277
公开日2004年6月9日 申请日期2002年11月27日 优先权日2002年11月27日
发明者赖昇志, 龙翔澜, 陈逸舟, 赖 志 申请人:旺宏电子股份有限公司