专利名称：一种具有高抗张强度阻障层的形成方法
技术领域：
本发明系关于一种半导体制程中所使用之金属内连线(interconnect)方法，尤指一种具有高抗张强度(tensile strength)之阻障层(barrierlayer)形成方法，用以改善双镶嵌铜内连线的可靠度(reliability)。
请参阅
图1，图1为一半导体晶片10的部份剖面示意图，显示一典型的双镶嵌结构11。如图1所示，双镶嵌结构11系形成于一介电层20中，其包括有一下部接触窗(via)结构22以及一上部沟渠结构23。一第一层导线(metal-1)14形成于一介电层12中以及一上层铜导线24填入于上部沟渠结构23中。上层铜导线24以及第一层导线14可藉由一接触插塞(viaplug)22a穿过介电层12以及介电层20之间保护层18互相连结。
为了防止填入双镶嵌结构11中的铜金属扩散至邻近的介电层20中，因此习知方法需于双镶嵌结构11表面先形成一阻障(barrier)层25。一般，阻障层25至少需具备有下列条件(1)良好的扩散阻绝特性；(2)对于铜金属以及介电层有良好的附著力；(3)电阻值不能过高(＜1000μΩ-cm)；(4)良好的阶梯覆盖能力。常用的阻障层材料包括有钛、氮化钛(TiN)、氮化钽(TaN)、以及氮化钨(WN)等等。
然而，习知的双镶嵌铜制程往往会观察到有接触窗断路(via open)的失效现象发生。接触窗打开现象主要是由于铜金属经由阻障层25中的裂缝流失扩散至介电层20中，进而导致上层铜导线24以及第一层导线14之间无法导通，构成元件或电路失效。这种现象在当介电层20采用热膨胀系数(thermal expansion coefficient)较高的低介电常数材料时，例如SiLKTM或多孔结构介电层，便显得特别严重。以SiLKTM作为介电层20以及氮化钽(TaN)作为阻障层25的铜金属双镶嵌铜制程为例，由于SiLKTM、铜金属以及氮化钽(TaN)的热膨胀系数分别为60ppm/℃、17ppm/℃以及3ppm/℃，因此当完成金属化的半导体晶片10再次经历热制程之后，SiLKTM介电层20所产生的热应力会导致热膨胀系数较低的氮化钽阻障层25破裂(cracking)，进而造成接触窗失效(via open failure)。
本发明之另一目的在于提供一种具有高抗张强度之阻障层形成方法，用以改善铜双镶嵌内连线制程的可靠度。
本发明首先提供一半导体晶片，其包含有一具有一双镶嵌结构之SiLKTM低介电常数材料层。该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口，其中该接触窗开口通达一下层金属导线。接着于该双镶嵌结构表面以及该SiLKTM低介电常数材料层上形成一阻障层。该阻障层系在温度约为300至400℃，利用物理气相沉积(physical vapor deposition，PVD)形成。随后，将该半导体晶片冷却至室温。其中该低介电常数材料层具有一第一热膨胀系数，该阻障层具有一第二热膨胀系数，且该第二热膨胀系数小于该第一热膨胀系数。在某些实施例中，该第一热膨胀系数大于50ppm/℃，该第二热膨胀系数小于10ppm/℃。
在本发明之另一实施例中，首先提供一半导体晶片，其包含有一具有一双镶嵌结构之SiLKTM低介电常数材料层。该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口，其中该接触窗开口通达一下层金属导线。接着于该双镶嵌结构表面以及该SiLKTM低介电常数材料层上形成一阻障层。该阻障层系在温度100℃以下形成。随后，在温度300℃左右，利用PVD技术于该阻障层上形成一黏合层。将该半导体晶片冷却至室温。
在本发明之又另一实施例中，首先提供一半导体晶片，其包含有一具有一双镶嵌结构之SiLKTM低介电常数材料层。该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口，其中该接触窗开口通达一下层金属导线。接着于该双镶嵌结构表面以及该SiLKTM低介电常数材料层上形成一阻障层。该阻障层系在温度100℃以下形成。随后利用化学气相沉积(chemical vapordeposition，CVD)技术于该阻障层上沉积一TiN层。在沉积该TiN层的同时，该半导体晶片系被加热至约400℃的高温。随后将该半导体晶片冷却至室温。接着在室温下于该TiN层上形成一由钽(Ta)所构成之黏合层。
图2A至图2D为本发明第一实施例之示意图。
图3A至图3D为本发明第二实施例之示意图。
图4A至图4D为本发明第三实施例之示意图。
图示之符号说明10 半导体晶片11 双镶嵌结构12 介电层14 导电层18 保护层20 介电层22 接触窗结构22a 接触插塞23 导线沟渠结构 24 上层铜导线25 阻障层30 半导体晶片31 双镶嵌结构32 底层33 导线沟渠结构 34 低介电常数材料层35 接触窗开 37 下层金属导线44 阻障层44′预受应力阻障层46 铜晶种层 48 铜金属层54 阻障层56 黏合层58 双层阻障层58′预受应力阻障层64 阻障层66 TiN层68 黏合层本发明开始于一形成于低介电常数材料层34中之双镶嵌结构31。双镶嵌结构31包含有一导线沟渠结构33以及一接触窗开口35，其中接触窗开口35通达一底层32中之下层金属导线37。下层金属导线37可以为一下层镶嵌铜导线。为了方便说明本发明之特征，底层32中之其它元件，例如其它内连线结构，则不显示于图2A以及以下图示中。双镶嵌结构31可以利用各种不同类型铜金属内连线双镶嵌制程形成，例如接触窗优先双镶嵌制程、导线槽优先(trench-first)双镶嵌制程、埋入蚀刻停止(buriedetch stop)双镶嵌制程或埋入蚀刻遮蔽(buried etch mask)双镶嵌制程。
如图2B所示，于导线沟渠33表面、接触窗开口35表面以及低介电常数材料层34上形成一阻障层44。在此实施例中，阻障层44系由与SiLKTM具有良好黏合性质的氮化钽(TaN)所构成。然而，其它选自于下列材料之任一或其组合氮化钛(TiN)、钛钨合金(TiW alloy)、钽钨合金(TaWalloy)、或其他类似阻障材料亦适用于本发明。阻障层44系在温度约为300至400℃，较佳为300℃的环境下，利用物理气相沉积(physical vapordeposition，PVD)或高密度电浆PVD技术形成，其厚度约为100至600埃之间，较佳为150至400埃之间。此外，形成阻障层44的方法可以选择使用溅镀或者化学气相沉积技术，此为习知该项技艺者所熟知，因此不再赘述。
由于形成阻障层44系在一高温(300℃)环境下进行，因此低介电常数材料层34会热膨胀，而将双镶嵌结构31延伸拉长。阻障层44即一开始沉积于经过热膨胀之双镶嵌结构31表面上。随后，如图2C所示，再将半导体晶片30冷却至室温。此时，低介电常数材料层34回复至原先厚度，而造成一预受应力(pre-stressed)阻障层44′。预受应力阻障层44′具有较阻障层44大的抗张强度(tensile strength)，可以承受后续低介电常数材料层34经历热制程所产生的热膨胀效应。
接着，如图2D所示，于预受应力阻障层44′表面上形成一铜晶种层46。铜晶种层46可以利用PVD技术或其它习知该项技艺者所熟知之方法形成。接着利用无电极铜沉积(electroless copper deposition，ECD)技术于双镶嵌结构31中，填入一铜金属层48。在沉积铜金属层48之后，通常需再进行一化学机械研磨(chemical mechanical polishing，CMP)制程，以去除部份铜金属层48，留下填在导线沟渠33以及接触窗35中的铜金属层48。由于本发明之技术特征在于阻障层44的处理以及预受应力阻障层44′的形成，因此后续步骤则不再赘述。
实施例二TaN/Ta双层阻障层请参阅图3A至图3D，图3A至图3D为本发明第二实施例一半导体晶片30之部份剖面示意图。如图3A所示，半导体晶片30包含有一底层32、一低介电常数材料层34形成于底层32上以及一形成于低介电常数材料层34中之双镶嵌结构31。同样地，双镶嵌结构31包含有一导线沟渠结构33以及一接触窗开口35，其中接触窗开口35通达一底层32中之下层金属导线37。低介电常数材料层34之热膨胀系数系大于后续形成的阻障层，较佳为SiLKTM所构成。
双镶嵌结构31可以利用各种不同类型铜金属内连线双镶嵌制程形成，例如接触窗优先双镶嵌制程、导线槽优先双镶嵌制程、埋入蚀刻停止双镶嵌制程或埋入蚀刻遮蔽双镶嵌制程。此外，低介电常数材料层34可以为业界所常用之有机低介电常数材料，例如亚芳香基醚类聚合物(poly(arylene ether)polymer)或parylene类化合物、聚醯亚胺(polyimide)系高分子、氟化聚醯亚胺(fluorinated polyimide)、HSQ等等。
如图3B所示，于导线沟渠33表面、接触窗开口35表面以及低介电常数材料层34上形成一阻障层54。在此第二实施例中，阻障层54系由与SiLKTM具有良好黏合性质的氮化钽(TaN)所构成。然而，其它选自于下列材料之任一或其组合氮化钛(TiN)、钛钨合金(TiW alloy)、钽钨合金(TaWalloy)、或其他类似阻障材料亦适用于本发明。阻障层54系在温度100℃以下，利用物理气相沉积(physical vapor deposition，PVD)或高密度电浆PVD技术形成，其厚度约为100至600埃之间，较佳为150至400埃之间。此外，形成阻障层54的方法可以选择使用溅镀或者化学气相沉积技术，此为习知该项技艺者所熟知，因此不再赘述。
接着，如图3C所示，在温度300℃左右，利用PVD或高密度电浆PVD技术于阻障层54上形成一黏合层56。阻障层54与黏合层56共同构成一双层阻障层58。在此第二实施例中，黏合层56系由钽(Ta)所构成。由于黏合层56系在一高温(300℃)环境下形成，因此低介电常数材料层34会热膨胀，而将双镶嵌结构31延伸拉长，同时使阻障层54发生破裂(cracking)现象，于阻障层54中形成裂纹(未显示)。但是在形成黏合层56的过程中，黏合层56中的钽(Ta)金属原子会填入并修补这些裂纹。
随后，如图3D所示，将半导体晶片30冷却至室温。此时，低介电常数材料层34回复至原先厚度，而造成一预受应力(pre-stressed)双层(dual-layer)阻障层58′。预受应力双层阻障层58′具有较双层阻障层58大的抗张强度，因此可以承受后续低介电常数材料层34经历热制程所产生的热膨胀效应。接着，要完成铜双镶嵌导线制程，尚包括以下步骤(未显示)(1)于预受应力阻障层58′表面上形成一铜晶种层；(2)利用无电极铜沉积(electroless copper deposition，ECD)技术于双镶嵌结构31中，填入一铜金属层；(3)进行一化学机械研磨(CMP)制程，以去除部份铜金属层。
实施例三TaN/CVD-TiN/Ta多层阻障层请参阅图4A至图4D，图4A至图4D为本发明第三实施例一半导体晶片30之部份剖面示意图。如图4A所示，半导体晶片30包含有一底层32、一低介电常数材料层34形成于底层32上以及一形成于低介电常数材料层34中之双镶嵌结构31。同样地，双镶嵌结构31包含有一导线沟渠结构33以及一接触窗开口35，其中接触窗开口35通达一底层32中之下层金属导线37。低介电常数材料层34之热膨胀系数系大于后续形成的阻障层，较佳为SiLKTM所构成。
双镶嵌结构31可以利用各种不同类型铜金属内连线双镶嵌制程形成，例如接触窗优先双镶嵌制程、导线槽优先双镶嵌制程、埋入蚀刻停止双镶嵌制程或埋入蚀刻遮蔽双镶嵌制程。此外，低介电常数材料层34可以为业界所常用之有机低介电常数材料，例如亚芳香基醚类聚合物(poly(arylene ether)polymer)或parylene类化合物、聚醯亚胺(polyimide)系高分子、氟化聚醯亚胺(fluorinated polyimide)、HSQ等等。
如图4B所示，于导线沟渠33表面、接触窗开口35表面以及低介电常数材料层34上形成一阻障层64。在此第三实施例中，阻障层64系由与SiLKTM具有良好黏合性质的氮化钽(TaN)所构成。阻障层64系在温度100℃以下，利用物理气相沉积(physical vapor deposition，PVD)或高密度电浆PVD技术形成，其厚度约为100至600埃之间，较佳为150至400埃之间。此外，形成阻障层64的方法可以选择使用溅镀或者化学气相沉积技术，此为习知该项技艺者所熟知，因此不再赘述。
接着，如图4C所示，利用化学气相沉积(chemical vapor deposition，CVD)技术于阻障层64上沉积一氮化钛(TiN)层66。在沉积TiN层66的同时，半导体晶片30系被加热至约400℃的高温。在此温度下，低介电常数材料层34会热膨胀，而将双镶嵌结构31延伸拉长，同时使双镶嵌结构31中的阻障层64发生破裂(cracking)现象，形成裂纹。TiN层66会填满并修补这些裂纹。
随后，如图4D所示，将半导体晶片30冷却至室温。此时，阻障层64以及氮化钛(TiN)层66受到低介电常数材料层34回复至原先厚度的影响，而预先承受应力(pre-stressed)。接着在室温下于氮化钛(TiN)层66上形成一由钽(Ta)所构成之黏合层68。接着，要完成铜双镶嵌导线制程，尚包括以下步骤(未显示)(1)形成一铜晶种层；(2)利用无电极铜沉积(ECD)技术于双镶嵌结构31中，填入一铜金属层；(3)进行一化学机械研磨(CMP)制程，以去除部份铜金属层。
一般，氮化钛(TiN)层66系在1至10mTorr的压力下，使用氩气(Ar)做为电浆离子气体，利用磁控直流溅镀法沉积而成。或者使用TDMAT或TEMAT作为先驱物(precursor)，在温度300至420℃，压力0.5至2.0mTorr下进行热反应，以得到电阻系数300uohm/cm之氮化钛层沉积。或是利用TiCl4与NH3作为先驱物，在630至700℃的高温下进行热反应，以得到阶梯覆盖率约80％与电阻系数200μohm/cm之氮化钛层沉积。
相较于习知方法，本发明方法利用不同温度组合的阻障层沉积步骤使阻障层预先承受应力，可形成具有高抗张强度之阻障层，能够有效隔绝铜的扩散并且提高双镶嵌内连线制程的可靠。
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明专利之涵盖范围。
权利要求
1.一种改善双镶嵌(dual damascene)制程可靠度的方法，该方法包含有下列步骤提供一半导体晶片，其包含有一具有一双镶嵌结构之旋转涂布(spin-on-coating，SOC)介电层，该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口；加热该半导体晶片至一预定温度，同时于该双镶嵌结构表面形成一阻障(barrier)层，其中该预定温度可使该旋转涂布介电层产生热膨胀；以及冷却该半导体晶片以及该阻障层，使该阻障层预先承受应力(pre-stress)；其中该旋转涂布介电层具有一第一热膨胀系数(thermal expansioncoefficient)，该阻障层具有一第二热膨胀系数，且该第二热膨胀系数小于该第一热膨胀系数。
2.如权利要求1所述改善双镶嵌制程可靠度的方法，其特征在于所述旋转涂布介电层系由SiLKTM所构成。
3.如权利要求1所述改善双镶嵌制程可靠度的方法，其特征在于所述预定温度约在300至400℃之间。
4.如权利要求1所述改善双镶嵌制程可靠度的方法，其特征在于所述第一热膨胀系数大于50ppm/℃。
5.如权利要求1所述改善双镶嵌制程可靠度的方法，其特征在于所述第二热膨胀系数小于10ppm/℃。
6.如权利要求1所述改善双镶嵌制程可靠度的方法，其特征在于所述半导体晶片以及该阻障层系被冷却至室温。
7.如权利要求1所述改善双镶嵌制程可靠度的方法，其特征在于所述阻障层系由TaN所构成。
8.如权利要求7所述改善双镶嵌制程可靠度的方法，其特征在于所述形成该阻障层的方法系利用一物理气相沉积(physical vapordeposition，PVD)技术。
9.如权利要求1所述改善双镶嵌制程可靠度的方法，其特征在于其中在冷却该半导体晶片以及该阻障层后，该方法尚包含有下列步骤于该阻障层上形成一铜晶种层；于该铜晶种层上沉积一铜金属层，且该铜金属层填满该导线沟渠以及该接触窗开口；进行一化学机械研磨(chemical mechanical polishing，CMP)制程，以于该导线沟渠中形成一双镶嵌铜导线；以及于该双镶嵌铜导线上形成一保护层。
10.一种双镶嵌内连线方法，该方法包含有下列步骤提供一半导体晶片，其包含有一低介电常数材料层；于该低介电常数材料层中形成一双镶嵌结构，其中该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口；在一第一预定温度下，于该双镶嵌结构表面形成一阻障层；加热该半导体晶片至一第二预定温度，同时于该阻障层上形成一黏合层，其中该第二预定温度高于该第一预定温度，并且可使该低介电常数材料层产生热膨胀，造成该阻障层的破裂(cracking)现象；冷却该半导体晶片以及该阻障层/黏合层，使该阻障层/黏合层预先承受应力(pre-stress)；其中该低介电常数材料层具有一第一热膨胀系数，该阻障层具有一第二热膨胀系数，且该第二热膨胀系数小于该第一热膨胀系数。
11.如权利要求10所述的双镶嵌内连线方法，其特征在于所述低介电常数材料层系由SiLKTM所构成。
12.如权利要求10所述的双镶嵌内连线方法，其特征在于所述第一预定温度系小于100℃。
13.如权利要求10所述的双镶嵌内连线方法，其特征在于所述第二预定温度系在300至400℃之间。
14.如权利要求10所述的双镶嵌内连线方法，其特征在于所述半导体晶片以及该阻障层/黏合层系被冷却至室温。
15.如权利要求10所述的双镶嵌内连线方法，其特征在于所述阻障层系由氮化钽(TaN)所构成，该黏合层系由钽(Ta)所构成。
16.一种双镶嵌内连线方法，该方法包含有下列步骤提供一半导体晶片，其包含有一旋转涂布介电层；于该旋转涂布介电层中形成一双镶嵌结构，其中该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口；在一第一预定温度下，于该双镶嵌结构表面形成一阻障层；加热该半导体晶片至一第二预定温度，同时于该阻障层上形成一氮化钛(TiN)层，其中该第二预定温度高于该第一预定温度，并且可使该旋转涂布介电层产生热膨胀，造成该阻障层的破裂(cracking)现象；冷却该半导体晶片以及该阻障层/氮化钛层至一第三预定温度，使该阻障层/氮化钛层预先承受应力(pre-stress)，同时于该氮化钛层上形成一黏合层；其中该旋转涂布介电层具有一第一热膨胀系数，该阻障层具有一第二热膨胀系数，且该第二热膨胀系数小于该第一热膨胀系数。
17.如权利要求16所述的双镶嵌内连线方法，其特征在于所述旋转涂布介电层系由SiLKTM所构成。
18.如权利要求16所述的双镶嵌内连线方法，其特征在于所述第一预定温度系小于100℃
19.如权利要求16所述的双镶嵌内连线方法，其特征在于所述第二预定温度在300至400℃之间，且所述第三预定温度系为室温。
20.如权利要求16所述的双镶嵌内连线方法，其特征在于所述阻障层系由氮化钽(TaN)所构成，所述黏合层系由钽(Ta)所构成。
全文摘要
本发明系提供一种具有高抗张强度阻障层的形成方法，用以改善铜双镶嵌内连线的可靠度。本发明首先提供一半导体晶片，其包含有一具有一双镶嵌结构之低介电常数材料层。该双镶嵌结构包含有一导线沟渠结构以及一接触窗开口，其中该接触窗开口通达一下层金属导线。接着于该双镶嵌结构表面以及该低介电常数材料层上形成一阻障层。该阻障层系在温度约为300至400℃形成。随后，将该半导体晶片冷却至室温。
文档编号H01L21/70GK1396647SQ02124709
公开日2003年2月12日 申请日期2002年6月21日 优先权日2001年6月21日
发明者叶名世, 谢文益 申请人:联华电子股份有限公司