专利名称：快闪存储单元及其制造方法
技术领域：
快闪存储单元及其制造方法属于利用源极增强的带到带隧穿热电子注入来执行写入操作的快闪存储器及其制造方法，尤其涉及该快闪存储单元的漏极区的制造方法。
图1所示为ETOX结构快闪存储单元的剖视图，它为由多晶硅浮栅101(Floating Gate)和控制栅103(Control Gate)组成的叠栅结构。在源极区为通过磷和砷离子注入形成的n型源极；在漏极区为通过砷离子注入形成的n型漏极。采用漏极沟道热电子(Channel HotElectron)注入来执行写入(Write或者Program)操作，采用Fowler-Nordheim(简称F-N)隧穿效应穿透到源极来进行擦除(Erase)操作。在采用沟道热电子注入进行写入操作的过程中，漏极加一约为6伏的电压，控制栅加一10-12伏的电压，源极及衬底接地。在漏极和控制栅电压共同作用下，沟道中产生的热电子可以穿透隧穿氧化层注入到浮栅101中，从而实现写入操作。沟道热电子注入具有较高的编程速度，但由于编程时处于存储单元处于导通状态，需要耗费很大的编程电流，导致编程效率低。
为此，Chi Min-hwa提出一种采用栅极感应漏极漏电流进行写入操作的快闪存贮单元，其主要特征为在漏极区的n-基极区域中增加一个p+结构，并利用带到带隧道效应，在p+结构表面产生热电子来进行写入操作。图2所示为该存储单元的剖视图，它是由多晶硅浮栅205(Floating Gate)和控制栅203(Control Gate)组成的叠栅结构。在p型半导体衬底中首先形成一3微米左右的深n阱，并在该深n阱中形成一p阱；在源极区为一次高浓度砷离子注入形成的n+结构；在漏极区为通过一次磷离子注入形成的n-基极和一次高浓度硼离子注入形成的p+结构。为了将p+结构完全包住以防止p+结构到p阱的漏电，采用热扩散的方式将n-基极向旁边扩散至浮栅205之下。n-基极的结深约为0.7微米，掺杂浓度约为1×1018/cm3；p+结构的结深约为0.3微米，掺杂浓度约为1×1020/cm3。图2所示存储单元编程的方法是基于带到带隧道加强热电子的产生和漏极区F-N的隧道效应。在写入操作过程中，选择的偏压为使p+结构偏压介于-VCC与-2VCC之间；使n-基极和源极呈浮置状态；使控制栅偏压介于VCC与2VCC之间；使深n阱偏压为VCC；使p阱偏压介于0伏与VCC之间；使p型衬底接地；VCC为2.5伏或3.3伏。在施加的偏压条件下，通过p阱将正电压施加到浮置的n-基极上，在p+/n-基极结构上形成反向偏压和反向电场，在控制栅电压的共同作用下，发生带到带隧穿效应，产生热电子注入到浮栅中，从而实现写入操作。它克服了沟道热电子注入写入操作导致的功耗大的问题。然而该快闪存储单元存在以下问题写入操作时浮置的n-基极的电压是通过p阱/n-基极之间正向偏置的二极管来传送，传送到n-基极的电压将有一个二极管正向电压差的损失(约为0.6伏)，从而导致较高的写入电压和写入功耗；对选中单元进行写入操作时，对于连接到同一位线(bit-line)上的非选中存储单元，p+/n-基极结构上形成的高反向电场和选中单元相等，尽管控制栅偏压为0伏，但控制栅和p+结构之间的电压差仍足够高，带到带隧穿产生的热电子注入会给非选中单元造成严重的漏极串扰(Drain Disturbance)，而且非选中单元中p+/n-基极结构上的高反向电场会导致更多的功耗损失；另外，p阱、p+结构和叠栅共同组成一个寄生的p型沟道的存储管，对于被写入电子的存储单元，浮栅电势由于存储电子的作用会下降到-2～-3伏。在该条件下，寄生的p型沟道存储管可能开启，造成p+结构到p阱之间的漏电和读取操作错误。通过将n-基极和浮栅下横向扩散区的浓度提高到1×1019/cm3以上可以解决该问题，但n-基极的浓度过高会导致写入操作时p+/n-基极结构反向二极管的漏电增加，不利于降低功耗；该存储单元结构需要一个深n阱及一个p阱，写入操作时需要控制更多的偏置电压，不利于降低制造工艺和减小控制电路的复杂性。
本发明所述快闪存储单元的特征在于它含有p型半导体衬底；p阱，位于所述p型半导体衬底中且接地；隧穿薄氧化层，位于所述p型半导体衬底上；叠栅结构，位于隧穿薄氧化层上，该叠栅结构包含浮栅和与一电压源VCG相连的控制栅；二氧化硅/氮化硅/二氧化硅复合介质层，位于所述浮栅和控制栅之间；一个源极区，与一电压源VS相连，位于所述叠栅结构的第一边缘处的所述p型半导体衬底中，所述源极区含有一低浓度磷注入的n-源极区，位于所述叠栅结构的第一边缘处的p型半导体衬底中，且延伸到所述叠栅结构之下；一高浓度砷注入的n+源极区，位于所述叠栅结构的第一边缘处的n-源极区中；一个漏极区，与一电压源VD相连，位于所述叠栅结构的第二边缘处的所述p型半导体衬底中，所述漏极区含有一低浓度磷注入的n-漏极区，位于所述叠栅结构的第二边缘处的p型半导体衬底中；一斜角磷注入的n-halo(晕环)漏极区，位于所述叠栅结构的第二边缘处的p型半导体衬底中且延伸至所述叠栅结构之下；一高浓度BF2离子注入的p+漏极区，位于所述叠栅结构的第二边缘处的p型半导体衬底中，并完全位于所述n-漏极区和所述n-halo漏极区构成的封闭形状之内。
在执行存储单元写入操作时，电压源VD为-VDD，电压源VS在1/2VDD至VDD之间，电压源VCG为VPP。在执行存储单元擦除操作时，电压源VD为浮空状态，电压源VS在上述VDD～2VDD之间，电压源VCG为-VPP。在执行存储单元读取操作时，电压源VD为1.2V，VS接地，电压源VCG为上述VDD。
本发明所述快闪存储单元的制造方法，其特征在于，它依次含有以下步骤(1)过硼离子注入工艺和热扩散阱推工艺在所述p型半导体衬底上形成一p阱，其深度约为2微米，掺杂浓度约为1×1016/cm3；(2)在所述p型半导体衬底上形成一隧穿薄氧化层，其厚度约为80-110埃；(3)在所述隧穿薄氧化层上形成一多晶硅层，对该多晶硅层构图形成一浮栅；(4)在所述浮栅上形成一二氧化硅/氮化硅/二氧化硅复合介质层；(5)在所述复合介质层上形成一多晶硅层，对该多晶硅层构图形成控制栅，所述的浮栅、复合介质层和控制栅共同构成叠栅结构；(6)在所述叠栅结构的第一边缘处构图，并以该叠栅结构为自对准的掩模，进行一低浓度磷离子注入，形成一n-源极区，该n-源极区结深约为0.3微米，掺杂浓度约为1×1018/cm3；(7)以上述构图为掩模，进行一高浓度砷离子注入，形成一n+源极区，该n+源极区深度约为0.1微米，掺杂浓度约为1×1020/cm3；(8)在所述叠栅结构的第二边缘处构图，并以所述叠栅结构为自对准的掩模，进行一低浓度磷离子注入，形成一n-漏极区，该n-漏极区结深约为0.4微米，掺杂浓度约为1×1018/cm3；(9)以上述构图为掩模，进行一斜角磷离子注入，在叠栅结构之下形成一n-halo漏极区，所述n-halo漏极区在所述叠栅结构下延伸的深度约为0.1微米，掺杂浓度约为1×1019/cm3，斜角磷离子注入的角度为30～60度之间，优选为45度角；(10)以上述构图为掩模，进行一较高浓度BF2离子注入，在所述n-漏极区和所述n-halo漏区构成的封闭形状之内形成一p+漏极区，所述p+漏极区结深约为0.1微米，掺杂浓度约为1×1020/cm3。
使用证明它达到了预期目的。
图5，本发明提出的快闪存储单元301写入操作时阵列结构的示意图；图6，图3所述快闪存储单元301擦除操作的剖视图；图7，图3所述快闪存储单元301读取操作的剖视图；图8，快闪存储单元301的制造流程剖视图(a-d)。
图4～图7为快闪存储单元301写、擦、读操作的示意图。
图4为快闪存储单元301在写入操作时各偏置电压示意图，此写入操作方法是基于源极增强带到带隧穿热电子注入效应。在写入操作过程中，各优选的偏压如下优选的电源电压VDD为3.3伏，VD为-VDD，VS在1/2VDD～VDD之间，优选电压为1.8伏，VCG接-VPP，VPP在8～12伏之间，优选电压为10伏，p阱接地，在施加的电压偏置条件下，控制栅上的正高压将开启快闪存贮单元301，源极电压VS将被传递到浮空的n-halo漏区，并使漏极区p+/n-halo二极管处于强反向状态。在控制栅正高压作用下，n-halo漏区表面会发生深耗尽，当能带弯曲大于硅的禁带宽度时，价带中电子能够穿越禁带势垒隧穿到导带中并在n-halo漏区表面形成电子/空穴对，即发生了带带隧穿效应。带带隧穿产生的空穴将被漏极收集，而电子会越过结区被源极区收集，在p+/n-halo结横向电场的加速下发生碰撞电离产生带带隧穿热电子。大部分产生的电子将被源极区收集，而部分能量较高的热电子在栅极电场的吸引下会越过半导体/隧穿薄氧化层界面势垒注入到浮栅303中，从而实现对存贮单元的写入编程。
值得注意的是尽管快闪存储单元301导通，但漏极串连的p+/n-halo二极管反偏，具有很小的反偏漏电，因而快闪存贮单元301处于线性小电流开启状态，导通电流很小，从而大大降低了写入操作时的功耗。另外，由于快闪存贮单元301导通电流很小，传递到n-halo漏区的源极电压VS受到的电压损失(快闪存贮单元301源漏电压差)很小，从而克服了已有快闪存储单元201存在的问题。此外，针对已有快闪存储单元201存在的寄生p型沟道存储管开启，造成p+结构到p阱之间的漏电和读取操作失败的问题，本发明在漏极区增加了一个斜角磷注入的n-halo漏极区，该n-halo漏极区优选的条件为在浮栅303和控制栅305构成的叠栅结构下延伸的深度约为0.1微米，掺杂浓度约为1×1019/cm3。通过增加该n-halo漏极区，无需采用热扩散的方法即可以将p+漏极区完全包含在n-漏极区和n-halo漏极区构成的封闭形状之内以实现对p+漏极区的隔离，防止p+漏极区到p阱的漏电。另外，可以分别优化n-漏极区和n-halo漏极区的深度和掺杂浓度，通过提高n-halo漏极区的掺杂浓度以防止寄生p型沟道存储管的开启，而保持n-漏极区在较低的掺杂浓度则可降低写入擦作时带到带隧穿效应导致的结漏电。
图5为快闪存储单元301写入操作时阵列结构的示意图。对选中单元M01进行写入操作时，选中的位线(bit-line)和字线(word-line)分别施加偏压-3.3伏和10伏，共源线施加一偏压使VS为1.8伏，非选中的位线和字线接地。对于连接到选中位线上的非选中存储单元M11，控制栅305偏压为0伏，快闪存贮单元301被关断，源极电压无法传递到n-halo漏区，漏极p+/n-halo结的反偏电压大大降低，带带隧穿效应被大大抑制，因而已有快闪存储单元201存在的漏极串扰特性得以有效的改善。
图6为快闪存储单元301在擦除操作时各偏置电压示意图，此擦除操作方法是基于源极F-N隧穿效应。在擦除操作过程中，各优选的偏压如下优选的电源电压VDD为3.3伏，使VD为浮空状态，VS在VDD～2VDD之间，优选电压为5伏，VCG接-VPP，VPP在8～12伏之间，优选电压为10伏，p阱接地。
在施加的电压偏置条件下，在浮栅303和n-源极区交叠部分的隧穿薄氧化层302上建立约为10MV/cm的强电场，浮栅303中的电子将通过F-N隧道穿通效应穿隧到源极区，从而进行快闪存储单元301的擦除操作。为改善源极F-N隧穿效应擦除存在的带到带隧穿热空穴注入导致的存储单元可靠性退化的问题，在源极区增加一低浓度磷注入的n-源极区。该擦除操作的方法和快闪存储单元101的擦除操作方法类似，这里不作详细描述。值得注意的是，在擦除操作过程中，漏极区偏置为浮置状态，从而避免了由于寄生p型沟道存储管开启造成p+结构到p阱之间的漏电。
图7为快闪存储单元301在读取操作时各偏置电压示意图，此读取操作方法是基于漏极区寄生晶体管的发大效应。在读取操作过程中，各优选的偏压如下优选的电源电压VDD为3.3伏，VD为1.2V，VS接地，VCG为VDD，p阱接地。
在施加的电压偏置条件下，对于执行擦除操作后的快闪存储单元301，浮栅303下的p型沟道将反转，同时p+漏极区、n-halo漏极区和p阱将构成一寄生的PNP型晶体管。此时，n-halo漏极区即充当快闪存储单元301的漏极，又充当寄生PNP晶体管的基极。从n-halo漏极区到源极区的导通电流(寄生PNP晶体管的基极电流)被寄生PNP晶体管放大后从p+漏极区输出，从而完成快闪存储单元301的读取操作，对应擦除后的逻辑值“0”。对于执行写入操作后的快闪存储单元301，浮栅303下的p型沟道不反转，从n-halo漏极区到源极区的导通电流(寄生PNP晶体管的基极电流)为零，从p+漏极区的读取电流也即为零，对应逻辑值为“1”，不会造成读取操作发生错误。需要指出的是，通过漏极区寄生晶体管的放大效应进行读取操作，大大的提高了读取的电流，从而提高了读取速度。
图8为快闪存储单元301的制造流程剖视图，打点的区域为掩膜，其流程已如上述。需要指出的是，斜角磷离子注入的角度可在30～60度之间，优选为45度角。尤其是本方法不仅可以解决上述写入操作时存在的各种问题，改善写入操作的性能，而且无需采用热扩散的方法即可以将p+漏极区完全包含在n-漏极区和n-halo漏极区构成的封闭形状之内，并通过分别优化n-漏极区和n-halo漏极区的深度和掺杂浓度，可以减小n-漏极区的深度和n-halo漏极区在浮栅303下延伸的深度，有利于将快闪存储单元向更小线宽的工艺技术推进及制造更小尺寸的存储单元。
如上所述，本发明提供的采用源极增强带到带隧穿热电子注入进行写入操作的快闪存储单元，具有低写入电压、低写入功耗、高读取速度和漏极串扰特性小等优点。同时提供的该快闪存储单元及其漏极区的制造方法，可以很好的解决已有快闪存储单元存在的各种问题，具有更高的可靠性。
权利要求
1.快闪存储单元，含有与一电压源VD相连的漏极区，与一电压源VS相连的源极区，p阱，叠栅结构，上面有一层隧穿薄氧化层的p型半导体衬底，其中所述叠栅结构含有一个浮栅以及与一个电压源VCG相连的控制栅，在所述浮栅和控制栅之间有一个二氧化硅/氮化硅/二氧化硅复合介质层，其特征在于它含有p型半导体衬底；p阱，位于所述p型半导体衬底中且接地；隧穿薄氧化层，位于所述p型半导体衬底上；叠栅结构，位于隧穿薄氧化层上，该叠栅结构包含浮栅和与一电压源VCG相连的控制栅；二氧化硅/氮化硅/二氧化硅复合介质层，位于所述浮栅和控制栅之间；一个源极区，与一电压源VS相连，位于所述叠栅结构的第一边缘处的所述p型半导体衬底中，所述源极区含有一低浓度磷注入的n-源极区，位于所述叠栅结构的第一边缘处的p型半导体衬底中，且延伸到所述叠栅结构之下；一高浓度砷注入的n+源极区，位于所述叠栅结构的第一边缘处的n-源极区中；一个漏极区，与一电压源VD相连，位于所述叠栅结构的第二边缘处的所述p型半导体衬底中，所述漏极区含有一低浓度磷注入的n-漏极区，位于所述叠栅结构的第二边缘处的p型半导体衬底中；一斜角磷注入的n-halo(晕环)漏极区，位于所述叠栅结构的第二边缘处的p型半导体衬底中且延伸至所述叠栅结构之下；一高浓度BF2离子注入的p+漏极区，位于所述叠栅结构的第二边缘处的p型半导体衬底中，并完全位于所述n-漏极区和所述n-halo漏极区构成的封闭形状之内。
2.根据权利要求1所述的快闪存储单元，其特征在于在执行存储单元写入操作时，电压源VD为-VDD，电压源VS在1/2VDD至VDD之间，电压源VCG为VPP。
3.根据权利要求1所述的快闪存储单元，其特征在于在执行存储单元擦除操作时，电压源VD为浮空状态，电压源VS在上述VDD～2VDD之间，电压源VCG为-VPP。
4.根据权利要求1所述的快闪存储单元，其特征在于在执行存储单元读取操作时，电压源VD为1.2V，VS接地，电压源VCG为上述VDD。
5.根据权利要求1所述的快闪存储单元，提出相应的制造方法，其特征在于，它依次含有以下步骤(1)通过硼离子注入工艺和热扩散阱推工艺在所述p型半导体衬底上形成一p阱，其深度约为2微米，掺杂浓度约为1×1016/cm3；(2)在所述p型半导体衬底上形成一隧穿薄氧化层，其厚度约为80-110埃；(3)在所述隧穿薄氧化层上形成一多晶硅层，对该多晶硅层构图形成一浮栅；(4)在所述浮栅上形成一二氧化硅/氮化硅/二氧化硅复合介质层；(5)在所述复合介质层上形成一多晶硅层，对该多晶硅层构图形成控制栅，所述的浮栅、复合介质层和控制栅共同构成叠栅结构；(6)在所述叠栅结构的第一边缘处构图，并以该叠栅结构为自对准的掩模，进行一低浓度磷离子注入，形成一n-源极区，该n-源极区结深约为0.3微米，掺杂浓度约为1×1018/cm3；(7)以上述构图为掩模，进行一高浓度砷离子注入，形成一n+源极区，该n+源极区深度约为0.1微米，掺杂浓度约为1×1020/cm3；(8)在所述叠栅结构的第二边缘处构图，并以所述叠栅结构为自对准的掩模，进行一低浓度磷离子注入，形成一n-漏极区，该n-漏极区结深约为0.4微米，掺杂浓度约为1×1018/cm3；(9)以上述构图为掩模，进行一斜角磷离子注入，在叠栅结构之下形成一n-halo漏极区，所述n-halo漏极区在所述叠栅结构下延伸的深度约为0.1微米，掺杂浓度约为1×1019/cm3；(10)以上述构图为掩模，进行一较高浓度BF2离子注入，在所述n-漏极区和所述n-halo漏区构成的封闭形状之内形成一p+漏极区，所述p+漏极区结深约为0.1微米，掺杂浓度约为1×1020/cm3。
6.根据权利要求5所述的快闪存储单元的制造方法，其特征在于斜角磷离子注入的角度为30～60度之间，优选为45度角。
全文摘要
快闪存储单元及其制造方法属于快闪存储器技术领域,其特征在于,它含有:一p型半导体衬底及所述衬底中的p阱;一隧穿薄氧化层,位于该半导体衬底上;一叠栅结构,位于隧穿薄氧化层上,它包括浮栅和控制栅,其中浮栅通过二氧化硅/氮化硅/二氧化硅复合介质层与控制栅隔离;一源极区,位于所述叠栅结构的第一边缘处的衬底中,它由一个低浓度磷注入且延伸到浮栅下的n－源极区和一个高浓度砷注入的n+源极区组成;一漏极区,位于该叠栅结构的第二边缘处的衬底中,它由一个低浓度磷注入的n－漏极区、一个斜角磷注入且延伸到浮栅下的n－halo漏极区和一个较高浓度BF
文档编号H01L21/70GK1387263SQ0212344
公开日2002年12月25日 申请日期2002年6月28日 优先权日2002年6月28日
发明者潘立阳, 朱钧 申请人:清华大学