专利名称：包含沟槽式电容的半导体装置及其制造方法
技术领域：
本发明涉及一种半导体(semiconductor)集成电路(integratedcircuits；ICs)制造工艺，特别是适用于动态随机存取内存(dynamicrandom aceess memory；DRAM)的沟槽式电容结构(trench capacitor)及其制造方法。
为了确保数据能够由内存单元正确地被读取，有一种能够增加电容量的沟槽式电容被提出，例如美国专利5874,335号所公开的技术方案。
然而，随着半导体存储装置集成度的提高，形成于既定深度沟槽内的储存电容的电容量愈来愈无法符合需求。
有鉴于此，本发明的目的在于提供一种包含沟槽式电容的半导体装置，在不增加沟槽深度的情况下，依借在同心环状(concentric ring)的介电层内填入导电材料，以构成并联电容的设计来提高电容量。
根据本发明的一种包含沟槽式电容的半导体装置，包括一半导体基底，该基底具有一沟槽，并且用以当作第一下电极板；一第一介电层，形成于该沟槽的侧壁；一第二导电结构，绝缘地设置于该第一导电结构的周围，用以当作上电极板；特点是，还有一第一导电结构，设置于该沟槽的内部，并且该第一导电结构的底部与该半导体基底电性连接，用以当作第二下电极板；一第二介电层，形成于该第一导电结构与第二导电结构之间，用来绝缘该第一与第二导电结构；以及一第三导电结构，设置于该半导体基底的表面，并且与该第二导电结构电性连接；所说的沟槽呈圆筒状；所说的第一导电结构呈圆筒状；所说的第二导电结构呈环状；所说的第一导电结构的高度小于所说的沟槽的高度。
进一步，本发明装置还包括一侧壁绝缘物，设置于该沟槽的顶部，其隔开该第三导电结构与该半导体基底；所说的半导体基底由含有第一导电性掺杂物的单晶硅构成；所说的第一导电结构、该第二导电结构、以及该第三导电结构由含有第一导电性掺杂物的多晶硅构成；所说的第一介电层以及第二介电层由二氧化硅/氮化硅/二氧化硅的复合材料构成；或由氮化硅/二氧化硅的复合材料构成；更具体地，所说的半导体基底、第一介电层和第二导电结构构成一第一电容，而所说的第一导电结构、第二介电层、与第二导电结构构成一第二电容，并且该第一电容与该第二电容并联。
根据本发明的一种包含沟槽式电容的半导体装置的制造方法，包括下列步骤提供一半导体基底，其具有一沟槽，并且该基底用以当作第一下电极板；在该沟槽的内部形成一第一导电结构，用以当作第二下电极板；分别在该沟槽的侧壁以及该第一导电结构的表面形成一第一介电层以及一第二介电层；在该第一介电层与第二介电层之间填入一第二导电结构，用以当作上电极板；形成一第三导电结构，用以与该第二导电结构电性连接。
所说的形成所述的第一导电结构的方法还包括下列步骤在该沟槽侧壁的区域沉积一氧化层；非等向蚀刻该氧化层，以露出该半导体基底；在该沟槽内部填入第一导电层；去除该沟槽以外的第一导电层，以形成一高度低于该沟槽的第一导电结构。
其中，形成所说的第一、第二介电层之前还包括去除该氧化层的步骤；形成所说的第三导电结构之前还包括在该沟槽的顶部形成一侧壁绝缘物，用以隔开该第三导电结构与该半导体基底。
根据本发明的一种沟槽式电容的半导体装置，包括一第一下电极板；一沟槽，位于该第一下电极板内部；一第二下电极板，位于该沟槽内部，并且与该第一下电极板电性连接；一第一介电层，位于该第一下电极板与该第二下电极板表面；以及一第一上电极板，位于该第一介电层上，依藉该第一介电层与该第一下电极板与该第二下电极电性绝缘，特点是，该第一下电极板与该第一上电极板以及其间的该第一介电层形成一第一电容，该第二下电极板与该第一上电极板以及其间的该第一介电层形成一第二电容，并且该第一电容与该第二电容并联。
如上所述，本发明的优点是在不增加沟槽的情况下，依靠在同心环状的介电层内填入导电材料而构成并联电容，提高了既定深度沟槽内的储存电容的容量，从而适应了半导体存储装置的集成度的提高的要求。
图9是应用本发明沟槽式电容的DRAM单元的电路图。
图10是传统DRAM单元的电路图。图中标号和符号说明100～半导体基底。120～沟槽。
140～蚀刻停止层。160～二氧化硅层。
180～导电层。200～介电层。
180a～导电结构。 200′～介电层。
240～导电层。200″～介电层。
240a～导电结构。 260～侧壁绝缘物。
280～导电结构。
WL～字符线。
C1～第一电容。
BL～位线。
C2～第二电容。
T～金属氧化物半导体晶体管。
具体实施例方式
为了让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下以下利用图1～8所示的沟槽式电容的制造工艺流程剖面示意图，并且利用图9所示的电路图以说明本发明较佳实施例。
首先，请参照图1，提供一半导体基底100，此半导体基底100由含有导电性掺杂物(例如为N型或P型的掺杂物)之单晶硅构成，以便当作下电极板(bottom plate)；除了以上述的半导体基板100做为下电极板外，亦可以改用其它的导电材料层做为起始层，并继续以下所述的步骤。接着在上述半导体基底100表面形成一例如由氮化硅材料构成的蚀刻停止层(etching stop layer)140，用来当作后续步骤的化学机械研磨(chemicalmechanical polishing；CMP)或蚀刻的停止层，然后以传统的微影技术(photolithography)及蚀刻步骤选择性蚀刻上述半导体基底100，以形成例如圆筒状的沟槽(cylindered trench)120。
接着，请参照图2，在二乙氧基硅烷(tetra-ethyl-ortho-silicate；TEOS)的存在下，进行低压化学气相沉积法(low pressure chemical vapordeposition；LPCVD)，以便在上述沟槽120中央以外的区域(侧壁与底部)沉积二氧化硅层160，此二氧化硅层160亦延伸于半导体基底100的上表面。
然后，请参照图3，利用非等向性蚀刻法(anisotropic etching)，去除位于沟槽120底部的二氧化硅层160，以露出半导体基底100，并且构成沟槽120的中央部分DC。
其次，请参照图4，在硅甲烷(SiH4)等气体的存在下，进行同步掺杂低压化学气相沉积法(in-situ doping LPCVD)，以形成多晶硅材料构成的导电层180。上述掺入的杂质必须与半导体基底100为同一种导电型式。
之后，请参照图5，利用化学机械研磨法(CMP)以及回蚀刻步骤(etching back)以去除沟槽120以外的导电层180，以留下高度小于上述沟槽120的导电结构180a，此时，半导体基底100表面的二氧化硅层160亦被去除。形成此导电结构180a的目的在于当作沟槽电容的下电极板(bottom plate)。值得注意的是，本实施例的下电极板由半导体基底100和导电结构180a所构成。
接着，请参照图5以及图6，利用例如含有氢氟酸的缓冲试剂(bufferedoxide etchant；BOE)，去除留在沟槽120侧壁的二氧化硅160。然后利用化学气相沉积法在上述沟槽120的侧壁(side walls)以及上述导电结构180a的表面形成一层大致共形的介电层200，此介电层200可细分为沟槽120侧壁的介电层200′以及导电结构180a表面的介电层200″，这些介电层200例如由二氧化硅/氮化硅/二氧化硅(O/N/O)的复合材料构成，或者由氮化硅/二氧化硅(N/O)的复合材料构成，并且厚度大约介于45~50埃左右。当然介电层200的材料不限于此，亦可利用氧化钽(Ta2O5)等材料取代。
然后，请参照图7，在硅甲烷(SiH4)等气体的存在下，进行同步掺杂低压化学气相沉积法(in-situ doping LPCVD)，以形成例如多晶硅材料构成的导电层240，此导电层240填入上述介电层200′以及介电层200″之间，用来当作上电极板(the top plate)。
再者，请参照图8，进行化学机械研磨法以去除部分导电层240，而留下围绕于导电结构180a并且介于介电层200′与介电层200″之间的导电结构240a。接下来，利用传统的二氧化硅沉积以及回蚀刻步骤，以便在上述沟槽120的顶部形成侧壁绝缘物260。然后，利用化学气相沉积法在半导体基底100的表面形成例如多晶硅构成的导电结构280。形成上述侧壁绝缘物260的目的在于防止导电结构180与半导体基底100产生短路。
因此，经由上述步骤得到一含有沟槽电容的半导体装置，包括一半导体基底100，该基底100具有一圆筒状沟槽120，并且用以当作下电极板的一部份；一圆筒状导电结构180a，设置于该沟槽120的内部，并且该导电结构180a的底部与该半导体基底100电性连接，用以当作下电极板的另一部份；一介电层200′，形成于该沟槽120的侧壁；一环状导电结构240a，绝缘地设置于该导电结构180a的周围，用以当作上电极板；一介电层200″，形成于该导电结构180a与导电结构240a之间，用来绝缘该与导电结构；以及一第三导电结构280，设置于该半导体基底100的表面，并且与该导电结构240a电性连接。
接下来，请参照图9，该图显示应用本发明沟槽式电容的DRAM单元的电路图，符号C1表示由半导体基底100、介电层200′、与导电结构240a构成的第一电容。而且符号C2表示由导电结构180a、介电层200″、与导电结构240a构成的第二电容，其中第一电容C1与第二电容C2并联，因此能够增加电容量。图10的符号T表示金属氧化物半导体晶体管，晶体管T的漏极经由第三导电结构280与导电结构240a连接，晶体管T的源极则与位线BL连接，并且晶体管的栅极与字符线WL连接。
根据本发明的含有沟槽式电容的半导体装置及其制造方法，在既定深度的沟槽，能够得到倍增电容量的储存电容。
虽然本发明已以较佳实施例公开如上，但是，它不是用来限定本发明，任何熟习此项制造技术工艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视本专利申请的权利要求书所界定的范围为准。
权利要求
1.一种包含沟槽式电容的半导体装置，包括一半导体基底，该基底具有一沟槽，并且其可当作第一下电极板；一第一介电层，形成于该沟槽的侧壁；一第二导电结构，其当作上电极板；其特征在于，还包括一第一导电结构，设置于该沟槽的内部，并且该第一导电结构的底部与该半导体基底电性连接，其当作第二下电极板；一第二介电层，形成于该第一导电结构与第二导电结构之间，用来绝缘该第一与第二导电结构；以及一第三导电结构，设置于该半导体基底的表面，并且与该第二导电结构电性连接。
2.如权利要求1所述的包含沟槽式电容的半导体装置，其特征在于，所述的沟槽呈圆筒状。
3.如权利要求2所述的包含沟槽式电容的半导体装置，其特征在于，所述的第一导电结构呈圆筒状。
4.如权利要求3所述的包含沟槽式电容的半导体装置，其特征在于，所述的第二导电结构呈环状。
5.如权利要求1所述的包含沟槽式电容的半导体装置，其特征在于，所述的第一导电结构的高度小于该沟槽的高度。
6.如权利要求1所述的包含沟槽式电容的半导体装置，其特征在于，所述的还包括一侧壁绝缘物，设置于该沟槽的顶部，其隔开该第三导电结构与该半导体基底。
7.一种包含沟槽式电容的半导体装置的制造方法，包括下列步骤提供一半导体基底，其具有一沟槽，并且该基底当作第一下电极板；在该沟槽的内部形成一第一导电结构，当作第二下电极板；分别在该沟槽的侧壁以及该第一导电结构的表面形成一第一介电层以及一第二介电层；在该第一介电层与第二介电层之间填入一第二导电结构，当作上电极板；形成一第三导电结构，与该第二导电结构电性连接。
8.如权利要求7所述的包含沟槽式电容的半导体装置的制造方法，其特征在于，形成所述的第一导电结构的方法还包括下列步骤在该沟槽侧壁的区域沉积一氧化层；非等向蚀刻该氧化层，以露出该半导体基底；在该沟槽内部填入第一导电层；去除该沟槽以外的第一导电层，以形成一高度低于该沟槽的第一导电结构。
9.如权利要求8所述的包含沟槽式电容的半导体装置的制造方法，其特征在于，形成所述的第三导电结构之前还包括在该沟槽的顶部形成一侧壁绝缘物，其隔开该第三导电结构与该半导体基底。
10.一种沟槽式电容的半导体装置，包括一第一下电极板；一沟槽，位于该第一下电极板内部；一第二下电极板，位于该沟槽内部，并且与该第一下电极板电性连接；一第一介电层，位于该第一下电极板与该第二下电极板表面；以及一第一上电极板，位于该第一介电层上，依藉该第一介电层与该第一下电极板与该第二下电极电性绝缘，特征在于，该第一下电极板与该第一上电极板以及其间的该第一介电层形成一第一电容，该第二下电极板与该第一上电极板以及其间的该第一介电层形成一第二电容，并且该第一电容与该第二电容并联。
全文摘要
本发明提供一种包含沟槽式电容的半导体装置及其制造方法，装置包括一具有沟槽的半导体基底，用以当作第一下电极板，还包括一设置于沟槽内部的第一导电结构，该第一导电结构的底部与半导体基底电性连接，当作第二下电极板；还有一第一介电层，形成于该沟槽的侧壁；一第二导电结构，绝缘地设置于第一导电结构的周围，当作上电极板；还包括一第二介电层，形成于第一导电结构与第二导电结构之间，绝缘第一与第二导电结构；一第三导电结构，设置于该半导体基底的表面，并且与第二导电结构连接。本发明可以在既定的沟槽深度下，依藉在同心环状的介电层填入导电材料而构成并联电容，明显提高了储存电容的容量。
文档编号H01L21/8242GK1447437SQ02108110
公开日2003年10月8日 申请日期2002年3月26日 优先权日2002年3月26日
发明者施本成 申请人:华邦电子股份有限公司