专利名称：一种静电放电保护电路的利记博彩app
技术领域：
本发明涉及一种静电放电保护电路，尤其涉及一种适用于集成电路之ESD保护电路。
然而，由实验可知，当NESD的栅极偏压过大或过低时，都会减低集成电路的ESD耐受力。
请参阅图2以及图3，图2为
图1中的NESD的栅极加上一固定电压的示意图。图3为图2的实验结果示意图，为栅极电压与ESD耐受力的关系图。栅极电压可以有效降低NESD的触发电压。因此，在较小的栅极偏压时，ESD耐受力将随着栅极偏压的增加而增加，如同图3所示。然而，当栅极偏压过大时，大多数的ESD电流将会通过薄薄的NESD的表面通道，因而非常容易损毁了NESD。所以，较大的栅极偏压时，ESD耐受力将随着栅极偏压的增加而减少，如同图3所示。也就是说，当栅极偏压位于特定值时(如图3中的VGopt)时，图2的电路才具有最佳的ESD保护耐受力。因此，如何使图1中的NESD的栅极在ESD发生时具有VGopt的偏压，便成为电路设计者所努力的目标。
然而，图1的ESD保护电路，在实际的ESD发生时，却往往很难达到高ESD耐受力的需求。第1个原因是NESD具有许多的寄生电容(譬如Cgd、Cgs等)，其值会随着制程而零飘。很明显的，电容值的变化，也影响了出现于接合焊垫12的ESD耐压耦合至NESD的栅极的电压值。第2个原因是不同的ESD耐压，其在接合焊垫12上的电压上升速率也不同，相对的，耦合至NESD的栅极上的电压也会不一样。很有可能出现的奇特现象是，图1中的电路通过了5KV的HBM ESD耐压测试，但是却在2KV的HBM ESD耐压测试中却失败了。
换言之，在实际的制作图1的电路时，将会面临NESD的栅极电压难以控制或预测的情形。
为达到上述目的，本发明提供一种静电放电(electrostatic discharge，ESD)保护电路，适用于一集成电路(integrated circuit)中，包含有一主要放电组件，具有一控制端；其特征在于，还包含一静电放电检测电路，该检测电路包含有串联的一电容与一第一电阻，耦接至该控制端与该IC的一第一接合焊垫之间；一第二电阻，耦接于该控制端与该IC的一第二接合焊垫之间；在正常操作时，该主要放电组件为关闭状态，当一静电放电发生时，该静电放电检测电路用以触发该主要放电组件；所述的主要放电组件为一N型金属氧化半导体晶体管(metal-oxide-semiconductor，MOS)，耦接于该第一接合焊垫与该第二接合焊垫之间；在正常操作时，所述的第一接合焊垫的第一操作电压，高于所述的第二接合焊垫的第二操作电压；所述的第一接合焊垫为一输出入口，所述的第二接合焊垫作为一VSS电源；所述的第一接合焊垫也可作为一VDD电源线，第二接合焊垫则作为一VSS电源；所述的主要放电组件也为一P型MOS，耦接于该第一接合焊垫与该第二接合焊垫之间；在正常操作时，所述的第一接合焊垫的第一操作电压，低于所述的第二接合焊垫的第二操作电压；所述的第一接合焊垫为一输出入口，所述的第二接合焊垫作为一VDD电源；所述的第一接合焊垫也可作为一VSS电源线，所述的第二接合焊垫则作为一VDD电源。
所述的静电放电保护电路作为一输出入口中的一初级静电放电保护电路(primary ESD protection circuit)；也可作为一输出入口中的一次级静电放电保护电路(secondary ESD protection circuit)，通过一缓冲电阻耦接至该第一接合焊垫或是该第二接合焊垫。
本发明还提供一种和上述发明属于同一发明构思的一种静电放电保护电路，耦接于一集成电路的一第一接合焊垫与一第二接合焊垫之间，包含有一主要放电组件，耦接于该第一接合焊垫与该第二接合焊垫之间，具有一控制端，其特征在于，还包含一静电放电检测电路，耦接至该第一接合焊垫、该第二接合焊垫以及该控制端，至少包含有串联的一第一电阻以及一第二电阻，在正常操作时，该分压电路关闭该主要放电组件，在静电放电发生时，该分压电路触发该主要放电组件，以释放静电放电电流。
所述的静电放电检测电路包含有一电容，用以隔离静电放电发生与正常操作；所述的第一电阻与电容串接于第一接合焊垫与控制端之间，而所述的第二电阻耦接于控制端与第二接合焊垫之间；所述的主要放电组件为一N型MOS，耦接于该第一接合焊垫与该第二接合焊垫之间；在正常操作时，所述的第一接合焊垫的第一操作电压，低于所述的第二接合焊垫的第二操作电压。
所述的主要放电组件也可为一P型MOS，耦接于该第一接合焊垫与该第二接合焊垫之间。在正常操作时，所述的第一接合焊垫的第一操作电压，高于所述的第二接合焊垫的第二操作电压。
本发明的效果是与现有技术相比较，本发明的ESD保护电路在ESD发生时，利用一形同短路的电容以及一电阻分压电路，可以提供一适合的电压电位，使负责释放ESD电流的NMOS或是PMOS发挥最大的功效。
图中标号说明10、20～ESD保护电路12、30～接合焊垫22～ESD检测电路24～初级ESD保护电路26～次级ESD保护电路28～内部电路
ESD检测电路22具有一电容Cn、一电阻Rn1以及一电阻Rn2。Cn与Rn1串接于该阳极与NESD的栅极之间，其顺序可以任意对调。Rn2耦接于该阴极与NESD的栅极之间。
阳极与阴极分别耦接到两个接合焊垫，可能是输出入接合焊垫、或是电源线等。阳极意味着在正常操作时，具有相对于阴极的较高电压电位。
Cn的电容值必须做适当的选择，一方面必须小的使得正常操作(较低频率)时，耦合到NESD的栅极的电压不至于大到使NESD触发；另一方面必须大到在ESD发生(较高频率)时，相较于Rn1与Rn2，Cn的两端形同短路。此是利用Cn的阻抗(＝1/(2*pi*Cn*f))随着操作频率f不同而不同的特性。
在正常操作时，NESD的栅极通过了Rn2而耦接到阴极(具有较低的电压)，所以NESD呈现关闭的状态，可以避免不必要的漏电流发生。
在阳极对阴极为正电压的ESD发生时，NESD_的栅极(VG)所感受到的电压可以以下列方程式(1)表示VG＝VA-C*(Rn2)/(Rn1+Rn2+1/(2*pi*Cn*f))---- (1)其中，VA-C表示阳极到阴极的跨压。相较于Rn1与Rn2，在ESD发生时，Cn的两端形同短路；即Rn1、Rn2＞＞1/(2*pi*Cn*f)。所以方程式(1)可以简化为以下的方程式(2)。
VG～VA-C*Rn2/(Rn1+Rn2) --------- (2)由图3可知，整个ESD保护电路20是要设计在栅极偏压于VGopt时触发，ESD保护电路20才有最佳的ESD耐受力。图6显示了图4中的NESD在栅极偏压为VGopt时的电压电流曲线图。很明显的，当NESD的栅极偏压在VGopt时，阳极的电压一旦高达Vbreak_opt时，NESD便进入返驰(snapback)状态，可以释放大量的ESD电流。换言之，当NESD在栅极偏压在VGopt时，阳极的电压至多可以到达Vbreak_otp。利用此特性，为了使图4的ESD保护电路具有最佳的ESD耐受力，参考方程式(2)后，Rn1与Rn2便应设计的具有以下方程序(3)的关系。
VGopt～Vbread_opt*Rn2/(Rn1+Rn2)----------(3)如果，Rn1与Rn2符合以上的关系，在ESD发生时，当阳极与阴极的跨压达到Vbreak_opt时，NESD的栅极也正好到达VGopt，进而触发NESD以释放ESD电流。在此状况下，可以获得最佳的ESD保护效果。
相同的道理，本发明也可以运用PMOS实施，如同图5所示。图5为一依据本发明、具有PMOS的ESD保护电路。对照图4，图5中的组件连接方法可由熟悉ESD保护技术者推导得知，在此不多做说明。
图7为将本发明运用于一二级式ESD保护电路的示意图。二级式ESD保护电路大致上包含有一初级ESD保护电路24、一电阻Rbuff以及一次级ESD保护电路26。在初级ESD保护电路24中，接合焊垫30与VSS电源线间以NESD1、Rn1、Rn2以及Cn1构成一个本发明的ESD保护电路。相类似的结构也出现于接合焊垫30与VDD之间、内部电路28与VDD电源线之间、内部电路28与VSS电源线之间。次级ESD保护电路26主要是箝制住内部电路28所接受到的电压，初级ESD保护电路24主要是释放大多数的ESD电流。因此，次级ESD保护电路26中的PESD2与NESD2的组件尺寸都可以比较小，而初级ESD保护电路24中的PESD1与NESD1则必须是具有大组件尺寸。
本发明的ESD保护电路也可适用于电源线间的箝制电路，如图8与图9所示。图8为依据本发明，运用NMOS的电源线间箝制电路；图9为依据本发明，运用NMOS的电源线间箝制电路。
虽然本发明已以较佳实施例公开如上，但是，它不是用来限定本发明，任何熟习此项制造技术工艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视本专利申请的权利要求书所界定的范围为准。
权利要求
1.一种静电放电保护电路，适用于一集成电路中，包含有一主要放电组件，具有一控制端；其特征在于，还包含一静电放电检测电路，该检测电路包含有串联的一电容与一第一电阻，耦接至该控制端与该IC的一第一接合焊垫之间；一第二电阻，耦接于该控制端与该IC的一第二接合焊垫之间；在正常操作时，该主要放电组件为关闭状态，当一静电放电发生时，该静电放电检测电路用以触发该主要放电组件。
2.如权利要求1所述的静电放电保护电路，其特征在于，所述的主要放电组件为一N型金属氧化半导体晶体管，耦接于该第一接合焊垫与该第二接合焊垫之间。
3.如权利要求2所述的静电放电保护电路，其特征在于，在正常操作时，所述的第一接合焊垫的第一操作电压，高于所述的第二接合焊垫的第二操作电压。
4.如权利要求2所述的静电放电保护电路，其特征在于，所述的第一接合焊垫为一输出入口，所述的第二接合焊垫作为一VSS电源。
5.如权利要求2所述的静电放电保护电路，其特征在于，所述的第一接合焊垫作为一VDD电源线，所述的第二接合焊垫作为一VSS电源。
6.如权利要求1所述的静电放电保护电路，其特征在于，所述的主要放电组件为-P型MOS，耦接于该第一接合焊垫与该第二接合焊垫之间。
7.如权利要求6所述的静电放电保护电路，其特征在于，在正常操作时，所述的第一接合焊垫的第一操作电压，低于所述的第二接合焊垫的第二操作电压。
8.如权利要求6所述的静电放电保护电路，其特征在于，所述的第一接合焊垫为一输出入口，所述的第二接合焊垫作为一VDD电源。
9.如权利要求2所述的静电放电保护电路，其特征在于，所述的第一接合焊垫作为一VSS电源线，所述的第二接合焊垫作为一VDD电源。
10.如权利要求1所述的静电放电保护电路，其特征在于，所述的静电放电保护电路作为一输出入口中的一初级静电放电保护电路。
11.如权利要求1所述的静电放电保护电路，其特征在于，所述的静电放电保护电路作为一输出入口中的一次级静电放电保护电路，通过一缓冲电阻耦接至该第一接合焊垫或是该第二接合焊垫。
12.一种静电放电保护电路，耦接于一集成电路的一第一接合焊垫与一第二接合焊垫之间，包含有一主要放电组件，耦接于该第一接合焊垫与该第二接合焊垫之间，具有一控制端，其特征在于，还包含一静电放电检测电路，耦接至该第一接合焊垫、该第二接合焊垫以及该控制端，至少包含有串联的一第一电阻以及一第二电阻，在正常操作时，该分压电路关闭该主要放电组件，在静电放电发生时，该分压电路触发该主要放电组件，以释放静电放电电流。
13.如权利要求12所述的静电放电保护电路，其特征在于，所述的静电放电检测电路包含有一电容，用以隔离静电放电发生与正常操作。
14.如权利要求13所述的静电放电保护电路，其特征在于，所述的第一电阻与电容串接于第一接合焊垫与控制端之间，而所述的第二电阻耦接于控制端与第二接合焊垫之间。
15.如权利要求12所述的静电放电保护电路，其特征在于，所述的主要放电组件为一N型MOS，耦接于该第一接合焊垫与该第二接合焊垫之间。
16.如权利要求15所述的静电放电保护电路，具特征在于，在正常操作时，所述的第一接合焊垫的第一操作电压，低于所述的第二接合焊垫的第二操作电压。
17.如权利要求12所述的静电放电保护电路，其特征在于，所述的主要放电组件为一P型MOS，耦接于该第一接合焊垫与该第二接合焊垫之间。
18.如权利要求17所述的静电放电保护电路，其特征在于，在正常操作时，所述的第一接合焊垫的第一操作电压，高于所述的第二接合焊垫的第二操作电压。
全文摘要
一种静电放电保护电路，适用于集成电路中。其包含有主要放电组件以及ESD检测电路。该ESD检测电路包含有一串联电容与第一电阻、以及第二电阻。该电容与该第一电阻耦接至该主要放电组件的一控制端与该IC的第一接合焊垫之间。该第二电阻耦接于该控制端与该IC的第二接合焊垫之间。在正常操作时，该主要放电组件为关闭状态。而在ESD发生时，该电容的两端形同短路。通过该第一电阻以及该第二电阻的分压作用，该ESD检测电路可以提供一适合的电压给该控制端。使得该主要放电组件在最佳状态下释放ESD电流。
文档编号H01L23/60GK1447427SQ0210810
公开日2003年10月8日 申请日期2002年3月26日 优先权日2002年3月26日
发明者陈伟梵 申请人:华邦电子股份有限公司