专利名称：预防快闪存储器栅极接面崩溃耦合电路及存储器电路的利记博彩app
技术领域：
本发明是关于一种快闪存储器的电路及其保护电路，特别涉及一种预防NMOS型快闪存储器栅极接面崩溃(junction breakdown)的耦合电路。
图1是公知的NMOS型快闪存储器的耦合电路10的结构图。该耦合电路10的前级为一解码电路(图未示出)，后级为快闪存储器单位元件(unitcell)所组成的区块(图未示出)。时钟CLK和CLK_B分别经由第一耦合电容13和第二耦合电容15电气连接至第三晶体管14和第四晶体管16。信号ENB_B为解码后的结果，且连接至第五晶体管17的栅极。当前级的解码电路解码至该耦合电路10所对应的单位元件时，ENB_B为1，否则为0。一导通级18包含第一晶体管11和第二晶体管12，其漏极连接至一电量泵(charge pump)所输出的高电压HV，其栅极连接至该第五晶体管17的漏极。第一晶体管11的源级输出一VEP高电压，可作为后级的快闪存储器单位元件的电源。当该耦合电路10未被解码时，ENB_B为0且该第五晶体管17导通。该结果导致第一晶体管11和第三晶体管12的栅极(X点)接近0V。相对于漏极的高电压HV，该第一晶体管11和第二晶体管12的漏极和栅极接面将产生一很大的电压差，而影响该快闪存储器的可靠度(reliability)。而若该电压差超过该快闪存储器的崩溃电压，甚至将打穿(punch through)该快闪存储器的第一晶体管11和第二晶体管12。
鉴于公知技术存在的问题，本发明提出一新颖的快闪存储器耦合电路，以克服上述缺点。
为了达到上述目的，本发明是在公知的耦合电路的导通级和高电压HV之间加入至少一隔离级，使高电压HV的电压差由该耦合电路的导通级和隔离级所共同承受换言之，即可降低该导通级所承受的栅极接面电压差，而降低晶体管被击穿的机率。为降低该隔离级在高电压HV刚启动时的瞬间电压差的影响，本发明还以二极管电气连接至该隔离级的栅极，该二极管的另一端连接至一较低的电源VDD。因此在高电压HV刚启动时的瞬间电压差将减少一VDD之值，而使该隔离级不致受到损坏。
此外，本发明还可在高电压HV和该隔离级的栅极之间加入一耦合电容，以降低高电压HV在启动时的瞬间脉冲，本发明可在该隔离级的栅极加入一放电路径。当高电压HV被关闭时，该放电路径可开启而将累积于该隔离级的栅极接面的多余电荷释放出去。
具体地讲，本发明公开一种预防快闪存储器栅极接面崩溃的耦合电路，包含一高电压HV、一导通级及一晶体管，该高电压HV和导通级之间加入至少一隔离级，以降低该导通级的栅极接面电压差。
所述的隔离级的栅极另连接至一个二极管，该二极管的另一端连接至一低电压。
所述的低电压为Vdd。
所述的隔离级的栅极另以一耦合电容连接至该高电压HV。
所述的隔离级的栅极另连接至一放电路径；当该高电压HV被关闭时，该放电路径即被启动。
所述的放电路径包含至少一晶体管。
本发明还公开了应用上述预防快闪存储器栅极接面崩溃的耦合电路的快闪存储器电路，包含一解码电路；至少一耦合电路，包含一高电压HV输入、一导通级、一高电压VEP输出及一晶体管；当该解码电路未选择该耦合电路时，该高电压HV被启动，其特征在该高电压HV和导通级之间另加入至少一隔离级，以降低该导通级的栅极接面电压差；及至少一单位元件区块，且以该高电压VEP作为电源。
所述的隔离级的栅极另连接至一个二极管，该二极管的另一端连接至一低电压。
所述的低电压为Vdd。
所述的隔离级的栅极另以一耦合电容连接至该高电压HV。
所述的隔离级的栅极另连接至一放电路径；当该高电压HV被关闭时，该放电路径即被启动。
所述的放电路径包含至少一晶体管。
图3是图2结构的时序图。由该时序图中可发现，当该耦合电路20所对应的单位元件未被选取时，ENB_B信号为高电位。此时，高电压HV启动，而Y点电压也由2.8V逐渐上升至8V，以确保第一和第二晶体管11、12及第六和第七晶体管21、22的漏极和栅极电压不超过其崩溃电压。当高电压HV关闭时，DIS控制信号产生一个小脉冲以导通该第八晶体管23，并作为一放电路径。
本发明的技术内容及技术特点已公开如上，然而本领域普通技术人员仍可基于本发明的教导和启示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所公开者，而应包括各种不背离本发明的替换及修饰，并为权利要求所涵盖。
权利要求
1.一种预防快闪存储器栅极接面崩溃的耦合电路，包含一高电压HV、一导通级及一晶体管，其特征在于，该高电压HV和导通级之间加入至少一隔离级，以降低该导通级的栅极接面电压差。
2.如权利要求1所述的预防快闪存储器栅极接面崩溃的耦合电路，其特征在于所述的隔离级的栅极另连接至一个二极管，该二极管的另一端连接至一低电压。
3.如权利要求2所述的预防快闪存储器栅极接面崩溃的耦合电路，其特征在于所述的低电压为Vdd。
4.如权利要求1所述的预防快闪存储器栅极接面崩溃的耦合电路，其特征在于所述的隔离级的栅极另以一耦合电容连接至该高电压HV。
5.如权利要求1所述的预防快闪存储器栅极接面崩溃的耦合电路，其特征在于所述的隔离级的栅极另连接至一放电路径；当该高电压HV被关闭时，该放电路径即被启动。
6.一种快闪存储器电路，其特征在于，包含一解码电路；至少一耦合电路，包含一高电压HV输入、一导通级、一高电压VEP输出及一晶体管；当该解码电路未选择该耦合电路时，该高电压HV被启动，其特征在该高电压HV和导通级之间另加入至少一隔离级，以降低该导通级的栅极接面电压差；及至少一单位元件区块，且以该高电压VEP作为电源。
7.如权利要求6所述的快闪存储器电路，其特征在于所述的隔离级的栅极另连接至一个二极管，该二极管的另一端连接至一低电压。
8.如权利要求7所述的快闪存储器电路，其特征在于所述的低电压为Vdd。
9.如权利要求6所述的快闪存储器电路，其特征在于所述的隔离级的栅极另以一耦合电容连接至该高电压HV。
10.如权利要求6所述的快闪存储器电路，其特征在于所述的隔离级的栅极另连接至一放电路径；当该高电压HV被关闭时，该放电路径即被启动。
全文摘要
本发明涉及一种预防快闪存储器栅极接面崩溃的耦合电路，其在公知的耦合电路的导通级和高电压HV之间加入至少一隔离级，使高电压HV的电压差由该耦合电路的导通级和隔离级所共同承受。换言之，即可降低该导通级所承受的栅极接面电压差，而降低晶体管被打穿的机率。为降低该隔离级在高电压HV刚改动时的瞬间电压差的影响，本发明另以二极管电气连接至该隔离级的栅极，该二极管的另一端连接至一较低的电源VDD。因此在高电压HV刚启动时的瞬间电压差将减少一VDD之值，而使该隔离级不致受到损坏。
文档编号H01L27/115GK1447337SQ0210810
公开日2003年10月8日 申请日期2002年3月26日 优先权日2002年3月26日
发明者黄仲盟 申请人:华邦电子股份有限公司