专利名称：半导体元件的线的制造方法
技术领域：
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种半导体元件的线的制造方法。
一般在0.18微米以下时，因为图案的孔洞、线条的尺寸跟着缩小，使得光线的绕射问题趋于严重。于是通过光学邻近校正法消除因近接效应(Proximity Effect)所造成的关键尺寸(critical dimension；CD)偏差现象。其中，近接效应是当光束通过光罩上的图案投影在晶片上时，一方面由于光束会产生散射现象而使得光束被扩大。另一方面，光束会通过晶片表面的光阻层经由晶片的半导体基底再反射回来，产生干涉的现象，因此会重复曝光，而改变在光阻层上实际的曝光量。此种现象当工艺的关键尺寸越小时越明显，尤其当其关键尺寸接近于光源的波长时。
然而，公知技术利用光学邻近校正法(OPC)去增进光照分辨率，以使显影后的光阻尺寸能与默认值达到一模一样的尺寸之后，再经由蚀刻工艺所制得的图案却往往与预定的尺寸不一样，而使元件尺寸产生偏差。经探讨后可知这是因为微影技术之后的蚀刻工艺(etchingprocess)常会导致微负载效应(microloading effect)的发生，而所谓的微负载效应就是泛指于蚀刻速率(etching rate)、图案形状(shape)或者其它蚀刻特性(etching attribute)中有非预期的改变。譬如在基底上高图案密度的区域(dense feature region)与低图案密度或单一图案的区域(few and isolated feature region)的蚀刻图案(etched feature)的形状或蚀刻速率会产生不想发生的变化。这通常是因为单一图案的蚀刻速率比高图案密度的蚀刻速率高，所以在关键尺寸上产生了差异，进而导致整个半导体元件的尺寸产生偏差。
所以，目前解决蚀刻工艺中的微负载效应的方法多是改变蚀刻方法(etching recipe)，例如蚀刻用的气体、蚀刻工艺的能量等等。但是单就改变蚀刻方法，来降低微负载效应的效果仍然有限，而且还会导致工艺复杂度的上升。
本发明的再一目的是提供一种半导体元件的线的制造方法，可避免公知技术发生半导体元件尺寸偏差的问题。
本发明的另一目的是提供一种半导体元件的线的制造方法，可简化制作半导体元件的线的工艺。
根据上述与其它目的，本发明提出种半导体元件的线的制造方法，包括提供具有一沉积层的基底，随后于沉积层上形成一光阻层。接着，使用一光罩施行一微影工艺，以图案化光阻层，其中此一光罩考虑到近接效应与蚀刻的微负载效应而设计出来的。然后，以图案化光阻层作为蚀刻罩幕，对沉积层进行一蚀刻工艺，借以形成数条线，而这些线具有图案密度较高的区域以及低图案密度或是单一图案的区域。最后，去除图案化光阻层。
本发明另外提出一种半导体元件的图案的制造方法，包括提供具有一沉积层的基底，随后于沉积层上形成一图案化光阻层，其中这个图案化光阻层的图案考虑到近接效应与蚀刻的微负载效应而制成的。接着，以图案化光阻层作为蚀刻罩幕，对沉积层进行一蚀刻工艺，借以形成数个图案。最后还可包括去除图案化光阻层的步骤。
由于本发明在图案化光阻层时，一并考虑到近接效应与其后的蚀刻工艺所带来的微负载效应，所以在经过蚀刻工艺后，可将图案密度较高的区域与图案密度较低的区域的线宽差异缩至最小，甚至能够在不同图案密度的区域中制作图案时，获致与预定形成的图案尺寸最为接近的图案，而且整体图案化的工艺也较公知方法简单。
100基底102高图案密度的区域104低图案密度或单一图案的区域106，106a，106b层108，108a，108b光阻层110光罩112，114a，114b光阻层的宽度116，118图案的宽度请参照
图1A，首先提供一基底100，此基底100包括一高图案密度的区域(dense feature region)102与一低图案密度或单一图案的区域(few and isolated feature region)104。然后，于基底100上形成一层106，此层106譬如是一沉积层，而此沉积层可以是多晶硅层。接着，于此层106上形成一光阻层108。
然后，请参照图1B，使用一光罩110施行微影工艺，以图案化光阻层108，其中光罩110考虑到近接效应(Proximity Effect)与蚀刻的微负载效应(microloading effect)而设计的，于本图中省略光罩110的详细图案，主要是因为光罩110的图案可以依照所需进行变化，譬如在光罩110的单一区域(ISO region)及密集区域(DENSE region)的线旁加上不同的尺寸图案(sizing pattern)及散射条(scattering bar)，使后续曝光出的光阻宽度依照图案密度的不同，产生宽度不同的变化，以配合微负载效应的影响。
请继续参照图1B，假使预定形成于高图案密度的区域102的密集线与低图案密度或单一图案的区域104的线的线宽是相同时，为了消弭近接效应与微负载效应，在高图案密度的区域102的光阻层108a图案的宽度112宽于预定形成的密集线的线宽；而在低图案密度或单一图案的区域104的光阻层108b的底部的宽度114b等于预定形成的线的线宽；以及光阻层108b的顶部的宽度114a小于光阻层108b的底部的宽度114b。
最后，请参照图1C，以被图案化的光阻层108a与108b(请参照图1B)作为蚀刻罩幕，对其下层106进行蚀刻工艺，借以形成数条线106a与106b，其中这些形成的线106a与106b譬如是作为栅极。因为光阻层108a与108b考虑到近接效应与蚀刻的微负载效应，所以蚀刻完成后，位于高图案密度的区域102的线106a与低图案密度或单一图案的区域104的线106b的线宽差异可以缩至最小，甚至可以达到相同尺寸。随后，可去除被图案化的光阻层108a与108b。
由上述本发明较佳实施例可知，应用本发明至少具有下列优点1)由于本发明在图案化光阻层时，一并考虑到近接效应与其后的蚀刻工艺所带来的微负载效应，所以在经过蚀刻工艺后，可将图案密度较高的区域与图案密度较低的区域的线宽差异缩至最小。
2)本发明在图案化光阻层时，一并考虑到近接效应与其后的蚀刻工艺所带来的微负载效应，所以无论是在图案密度较高的区域或在图案密度较低的区域，均能获致与预定形成的图案尺寸最为接近的图案。
3)本发明在图案化光阻层时已经一并考虑到近接效应与其后的蚀刻工艺所带来的微负载效应，所以可简化制作半导体元件的线的工艺。
4)本发明在图案化光阻层时，一并考虑到近接效应与微负载效应，所以可简化图案化的工艺，致使整体图案化的工艺较公知方法简单。
权利要求
1.一种半导体元件的线的制造方法，其特征是，该方法包括提供具有一层的一基底；于该层上形成一光阻层；使用一光罩施行微影工艺，以图案化该光阻层，其中该光罩是考虑到近接效应与蚀刻的微负载效应而设计的；以被图案化的该光阻层作为蚀刻罩幕，对该层进行一蚀刻工艺，借以形成多条线；以及去除被图案化的该光阻层。
2.如权利要求1所述的半导体元件的线的制造方法，其特征是，该些线的线宽相同。
3.如权利要求1所述的半导体元件的线的制造方法，其特征是，该些线分成用多个密集的光阻图案形成的多条密集线；以及用多个单一的光阻图案形成的多条单一的线，其中每一该些密集的光阻图案宽于每一该些密集线；每一该些单一的光阻图案的底部的宽度等于每一该些单一的线；以及每一该些单一的光阻图案的顶部的宽度小于每一该些单一的光阻图案的底部的宽度。
4.如权利要求1所述的半导体元件的线的制造方法，其特征是，该些线包括栅极。
5.如权利要求1所述的半导体元件的线的制造方法，其特征是，该层包括一沉积层。
6.如权利要求5所述的半导体元件的线的制造方法，其特征是，该沉积层包括多晶硅层。
7.一种半导体元件的图案的制造方法，适于形成高图案密度的多个密集的图案与低图案密度的多个单一图案于一基底上，其特征是，该方法包括提供具有一层的该基底；于该层上形成一图案化光阻层，其中该图案化光阻层的图案是考虑到近接效应与蚀刻的微负载效应而制成；以及利用该图案化光阻层作为蚀刻罩幕，对该层进行一蚀刻工艺，以于该基底上形成该些密集的图案与该些单一图案。
8.如权利要求7所述的半导体元件的图案的制造方法，其特征是，于该蚀刻工艺后，更包括去除该图案化光阻层。
9.如权利要求7所述的半导体元件的图案的制造方法，其特征是，该层包括沉积层。
10.如权利要求9所述的半导体元件的图案的制造方法，其特征是，该沉积层包括多晶硅层。
全文摘要
一种半导体元件的线的制造方法，提供具有一沉积层的基底，随后于沉积层上形成一光阻层。接着，使用一光罩施行一微影工艺，以图案化光阻层，其中此一光罩是考虑到近接效应与蚀刻的微负载效应而设计出来的。然后，以图案化光阻层作为蚀刻罩幕，进行一蚀刻工艺，借以形成数条线。由于在图案化光阻层时一并考虑到近接效应与其后的蚀刻工艺所带来的微负载效应，所以在经过蚀刻工艺后，可将图案密度较高的区域与图案密度较低的区域的线宽差异缩至最小。
文档编号H01L21/02GK1450596SQ0210604
公开日2003年10月22日 申请日期2002年4月9日 优先权日2002年4月9日
发明者郭东政 申请人:旺宏电子股份有限公司