专利名称：多功能串行输入/输出电路的利记博彩app
技术领域：
本发明涉及输入/输出(I/O)电路，更具体地说，涉及多功能串行输入/输出电路。
某些MRAM装置执行破坏性读操作，即读取、更改然后再恢复比特值。破坏性读操作增加了读取值的可靠性。但是，破坏性读操作需要执行诸如回写之类的功能的附加电路。
设置单独的用于执行回写的电路是不可取的。
根据以下结合附图、以举例方式说明本发明原理的详细描述，本发明的其他方面和优点会变得显而易见。
图2是对多功能串行I/O电路的图解说明。
图3是对破坏性读操作的控制信号的图解说明。
参考
图1，图中说明包括存储单元12的阵列10的MRAM装置8。起到字线作用的各轨迹14沿着存储单元12的各行延伸，而起到位线作用的轨迹16沿着存储单元12的各列延伸。各个存储单元12位于字线14和位线16的交叉点上。为了简化对装置8的说明，仅示出相对较少数目的存储单元12。实际上，阵列10可以是任意大小的。
装置8包括行驱动器18，该行驱动器在读操作期间把适当的电位加至所选字线14，并且在写操作期间为所选字线14提供写电流。装置8还包括列驱动器20，用于在写操作期间为所选位线16提供写电流，并且在读操作期间把所选位线16连接到读出放大器(SA)。(所选存储单元12位于所选字线14和所选位线16的交叉点处)。读出放大器22读取所选单元12的阻态(resistance states)，从而确定存储在所选存储单元12中的逻辑值。
读出放大器22执行破坏性读操作。例如，三次取样破坏性读操作包括检测所选存储单元12的阻态，将逻辑‘1’写入所选的存储单元12并且检测该阻态，将逻辑‘0’写入所选的存储单元12并且检测该阻态，比较这三个读出的阻态，从而确定初始阻态是对应于逻辑‘1’还是逻辑‘0’。然后，执行第三次写入一回写，恢复所选存储单元12的初始阻态。如果确定是逻辑‘1’，则将逻辑‘1’回写到所选的存储单元12；如果确定是逻辑‘0’，则把逻辑‘0’回写到所选的存储单元12。三次取样破坏性读操作的实例可在受让人的美国专利第6188615号中找到。
可以同时检测m个存储单元12的阻态。例如，将第一列片段的k个相邻位线16多路复用到第一读出放大器22，将第二列片段的k个相邻位线16多路复用到第二读出放大器22，等等，直到将第M列片段的k个位线多路复用到第M个读出放大器22(图1中仅示出三个列片段)。通过同时操作所有M个读出放大器22，可以并行地读出总共M位。
装置8还包括对应于各个列片段的多功能I/O电路24。各个I/O电路24具有第一输入端(Sin)、第二输入端(Dout)、第一输出端(Sout)以及第二输出端(Din)。各个第二输入端(Dout)与相应的读出放大器22的输出端连接，并且各个第二输出端(Din)与相应的列驱动器20的输入端连接。I/O电路24的第一输入端(Sin)和第一输出端(Sout)以串联方式连接而构成扫描链。扫描链中的第一I/O电路24的第一输入端与一组扫描链端口28连接，并且扫描链中的最后一个I/O电路24的第一输出端(Sout)与该组扫描链端口28连接。每组扫描端口28包括输入扫描链端口和输出扫描链端口。
图1中仅示出单个扫描链。但是，装置8可以具有多个并行工作的扫描链来增加I/O数据带宽。例如，具有四条扫描链的装置8会有四组扫描端口28。
读出放大器22读出的数据被提供给第二输入端(Dout)并且存储在I/O电路24中。这些存储操作是并行地执行的。在把数据存储于I/O电路24中之后，逐次地把数据从一个I/O电路24移到下一个I/O电路(例如，从右到左)直至输出扫描链端口28。
把要写入存储阵列10的数据(经由输入扫描链端口28)逐次提供给第一I/O电路24。到数据已被移位到各个I/O电路24为止，执行了总共M-1次移位。
控制器26产生用于I/O电路24的控制信号(Ctl)。控制信号(Ctl)包括主控制信号(Mc)、从属控制信号(Sc)、数据输出控制信号(Doc)、数据输入控制信号(Dic)、检测控制信号(Tc)、BIST信号(Bc)以及两种写信号(w1和w0b)。这些控制信号(Ctl)是全局的，即它们控制所有I/O电路24同时执行相同的功能。
除执行串行I/O之外，I/O电路24还通过使数据可供回写来支持破坏性读操作。各个I/O电路24还执行BIST、数据平衡和写核验。
如果单个读出放大器22和I/O电路24可以配合四列的节距，则总共256个读出放大器22和256个I/O电路24可用于1024×1024的存储单元12的阵列10。总共k＝4条位线16可复用到各读出放大器22。如果并行地读出32位的数据块，则可以把这些数据块装入具有32个I/O电路24的单个扫描链；或者可以把这些数据块装入均具有8个I/O电路24的4个扫描链；或者可以把这些数据块装入均具有4个I/O电路24的8个并行的扫描链中，……。在串行I/O操作仍在处理以前读操作的结果的同时，可以执行另一个读操作。
参考图2，图中更详细地示出多功能I/O电路24。I/O电路24包括第一(主)寄存器112、第二(从属)寄存器114和第三(数据输入)寄存器116。I/O电路24还包括第一传输门118，它把第一输入端(Sin)与主寄存器112的输入端耦合；第二传输门120，它把主寄存器112的输出端与从属寄存器114的输入端耦合；以及第三传输门122，它把主寄存器112的输出端与数据输入寄存器116的输入端耦合。第四传输门124把读出放大器22的输出端与主寄存器112的输入端耦合。
以脉冲方式产生主控制信号(Mc)，将数据转移到主寄存器112。以脉冲方式产生从属控制信号(Sc)，将数据转移到从属寄存器114。以脉冲方式产生数据输出控制信号(Doc)，将数据从读出放大器22转到主寄存器112。以脉冲方式产生数据输入控制信号(Dic)，将数据从主寄存器112转到数据输入寄存器116。
第一和第二晶体管128和130用于直接向数据输入寄存器116写入。通过晶体管128上的脉冲发生，把逻辑‘1’写入数据输入寄存器116。在写‘1’操作期间，第二晶体管130保持截止。通过第二晶体管130上的脉冲发生，把逻辑‘0’写入数据输入寄存器116。在写‘0’操作期间，第一晶体管128保持截止。数据输入寄存器116的第二输出(Din)被提供给行和列驱动器18和20，这些驱动器设置适当的写电流。
把要写入存储阵列10的数据逐次提供给输入扫描链端口28。通过主控制信号(Mc)的脉冲，第一位数据被记录到第一I/O电路24的主寄存器112中。继主控制信号(Mc)的脉冲之后，在从属控制信号(Sc)的脉冲下，将数据从扫描链中的一个I/O电路24移位到下一个I/O电路。随着数据被移位，把另一位数据从输入扫描链端口28送到扫描链中的第一I/O电路24。如果扫描链中总共有M个I/O电路24，则在执行了M-1次移位之后，M位数据就被存储在M个I/O电路的主寄存器112中。然后以脉冲方式产生数据输入控制信号(Dic)，从而把M位数据并行地转到M个数据输入寄存器116中。数据输入寄存器116的输出(Din)被提供给列驱动器20和行驱动器18，这些驱动器设置适当的写电流。
图3说明对所选存储单元的三次取样破坏性读操作。该图示表明逻辑‘1’已经存储在所选存储单元12中。‘X’表示“忽略”状态。
在第一次读出期间，数据输入和数据输出控制信号(Dic和Doc)使第三和第四传输门122和124断开，并且两个写信号(w1和w0b)使晶体管128和130截止。在读出参考‘1’之后，在写入逻辑‘1’/读出逻辑‘1’期间，以脉冲形式发出第一写信号(w1)，把参考‘1’装入数据输入寄存器116中。在读出参考‘0’之后，在写入逻辑‘0’/读出逻辑‘0’期间，以脉冲形式发出第二写信号(w0b)，把参考‘0’装入数据输入寄存器116中。
在这三次读取和两次写入的过程中，主控制信号和从属控制信号(Mc和Sc)保持静态，使得第一和第二传输门118和120断开，从而防止产生噪声。
接下来，以脉冲方式发出数据输出控制信号(Doc)，从而将读出放大器22的输出存储在主寄存器中。通过以脉冲方式发出数据输入控制信号(Dic)，把数据回写到存储单元中，从而使第三传输门122接通，并且主寄存器112的状态被存储在数据输入寄存器116中。数据输入寄存器116的输出(Din)被提供给行和列驱动器18和20。
在数据已经写入主寄存器112之后，逐次移动数据。第三和第四传输门122和124保持断开，并且主控制信号和从属控制信号(Mc和Sc)以同步方式动作，从而把数据从主寄存器112移位到从属寄存器(通过以脉冲方式发出从属控制信号)，然后把数据从从属寄存器114移位到下一个I/O电路24的主寄存器112(通过以脉冲方式发出主控制信号)。执行I/O电路中的串行移位，直到第一I/O电路24中的数据被移位到输出扫描链端口28。因为第三和第四传输门122和124保持开路，所以在I/O电路24中逐次移位的数据不影响存储在数据输入寄存器116中的任何数据。
通过增加几个门，数据输入寄存器116使得可以执行BIST、写核验和数据平衡。通过将单个反相器132加到各个I/O电路24的输出端，实现一阶数据平衡效应。反相器132使从属寄存器114的输出(Sout)反相。串联的I/O电路24的反相器132使数据在通过各个I/O电路24时反相，并且导致当命令写入全部1或者全部0时、实际写入存储阵列的是比率为50/50的1和0。因此，如果把‘1’写入第一I/O电路24，则第一电路的反相器132会把‘0’发送到第二电路，而第二I/O电路24的反相器132会将‘1’发送到第三I/O电路24，而第三I/O电路24的反相器132会将‘0’发送到第四I/O电路24，沿扫描链向下依次类推。最好是，数据平衡使存储器实际上存储数目大致相等的1和0。通常的数据会包含大多数的1或大多数的0(比如在设置全部或复位全部的情况下)。相等数量的1和0有助于平衡写功率要求和避免可能对读出可靠性有负面影响的最坏情况的数据条件。
“异或”(XOR)门136、第三晶体管138和第五传输门126用于写核验和BIST。所有I/O电路24的第三晶体管138通过布线连接在一起，构成“或”(OR)错误标记140。各个XOR门136由BIST控制信号(Bc)启动。
在BIST期间，当在数据输入寄存器116中存储各个值时，棋盘图案被写入存储阵列10。棋盘图案被读出放大器22回读，而XOR门136将读出放大器22的输出与存储在数据输入寄存器116中的值比较。第五传输门126将XOR门136的输出连接到扫描链，从而给出把各个读出放大器22的检测状态装入扫描链的选择。以脉冲方式发出检测控制信号(Tc)，将检测数据装入扫描链，然后可以操纵扫描链将所有的检测数据移位到扫描链端口28或者错误校正电路，用于对检测数据进行详细分析。如果在读出放大器22之一中检测到错误，则错误标记140向控制器26发出信号。
写核验与BIST类似，只是写入存储阵列10的数据并非检测图案。写核验操作按如下方式工作把数据从主寄存器112移位到数据输入寄存器116(发出数据输入控制信号)，数据输入寄存器的输出(Din)被写入存储阵列10，而在执行读出操作的同时，数据输出控制信号(Doc)保持低电平(因此第四传输门124断开)。因此，读出操作的结果不存储在主寄存器112中。在执行了读出操作之后，以脉冲方式发出数据输入控制信号(Dic)，使第三传输门122短暂地导通，从而用来自主寄存器112的原始输入数据把数据再装入数据输入寄存器116中。此时，原始数据是在Din上而读出数据是在Dout上。以脉冲方式发出BIST控制信号(Bc)，使得XOR比较的结果出现在第三晶体管138的输入端，如果读出的数据和存储的数据不匹配(即，如果Din≠Dout)，则错误标志变成高电位来指示写入错误。如果读出的数据与存储的数据匹配(即，如果Din＝Dout)，则对存储的数据进行写核验。
写核验检测的结果向系统或错误校正控制提供这样的指示，即写数据时发生了写或读问题以及需要采取校正操作。校正操作可包括重写和重核验，或者决定重新校准写电路和/或读电路，或者将该数据位置标为错误位等。
如此公开的是执行多种功能的简单的I/O电路，并不比仅执行I/O的电路大很多。存储用于回写的数据尤其有利于执行破坏性读操作的装置。但是，所述I/O电路不限于执行破坏性读操作的装置。数据平衡、写核验和内部自检对其他类型的存储装置也是有用的。
本发明不限于以上图解说明和描述的特定实施例。而是根据以下权利要求书来诠释本发明。
权利要求
1.一种随机存取存储装置(8)，它包括存储单元(12)的阵列；多个驱动器(20)，每个驱动器(20)对应于所述存储单元(12)的一个片段；多个读出放大器(22)，每个读出放大器(22)对应于所述存储单元(12)的一个片段；以及多个I/O电路(24)，每个I/O电路(24)对应于所述存储单元(12)的一个片段，每个I/O电路(24)包括具有第一输出端和耦合到所述对应的读出放大器(22)的输出端的第一输入端的第一寄存器(112)、具有耦合到所述第一输出端的第二输入端的第二寄存器(114)、以及具有耦合到所述第一输出端的第三输入端的第三寄存器(116)，所述第三寄存器(116)具有耦合到所述对应的驱动器(20)的输入端的第三输出端。
2.如权利要求1所述的装置，其特征在于，所述I/O电路(24)具有连接到扫描链中的串行输入端(Sin)和输出端(Sout)。
3.如权利要求2所述的装置，其特征在于，每个I/O电路(24)还包括在所述第二寄存器(114)的输出端与所述串行输出端(Sout)之间的反相器(132)，通过该反相器，所述扫描链中每隔一个I/O电路(24)存储反相的值。
4.如权利要求1所述的装置，其特征在于，每个I/O电路(24)还包括逻辑门(136)，用于把来自所述对应的读出放大器(22)的数据与存储在所述第三寄存器(116)中的数据相比较，所述逻辑门(136)的输出端通过布线(138)连接成“或”(OR)标记(140)。
5.如权利要求1所述的装置，其特征在于还包括用于产生I/O电路的全局控制信号的控制器(26)。
6.如权利要求5所述的装置，其特征在于，每个I/O电路(24)包括用于将所述第一输出端与所述第二输入端耦合的第一传输门(120)、以及用于将所述第一输出端与所述第三输入端耦合的第二传输门(122)，所述控制信号使所述第一传输门(120)在第一工作方式期间、将所述第一寄存器(112)的输出移位到所述第二寄存器(114)中，使所述第二传输门(122)在第二工作方式期间、将所述第一寄存器(112)的所述输出移位到所述第三寄存器(116)中，以及使所述第二传输门(122)在第三工作方式期间、隔离所述第三寄存器(116)。
7.如权利要求5所述的装置，其特征在于，每个I/O电路(24)还包括响应所述控制器、用来直接对所述第三寄存器写入的装置(128，130)。
8.如权利要求1所述的装置，其特征在于，所述读出放大器(22)执行破坏性读操作。
9.如权利要求1所述的装置，其特征在于，所述装置(8)是一种磁随机存取存储器(MRAM)装置。
全文摘要
存储装置(8)的输入/输出(I/O)电路(24)执行I/O和存储用于回写的数据。回写数据可用于破坏性读操作。该I/O电路(24)还可以被配置成执行数据平衡、写核验以及内部自检(BIST)。
文档编号H01L21/70GK1383154SQ0210513
公开日2002年12月4日 申请日期2002年2月21日 优先权日2001年4月21日
发明者F·A·佩尔纳 申请人:惠普公司