专利名称：闸极组件及其制造方法
技术领域：
本发明属于半导体组件及其制造方法，特别是一种闸极组件及其制造方法。
虽然上述的晶体管结构长久以来已被广泛的使用，然而随着半导体技术对积集度要求的提高，组件尺寸不断的缩小，若仍使用氧化硅作为闸极氧化层或使用氮化硅作为间隔物便会有诸多不良影响，使组件的限缩受到限制。举例而言，当组件尺寸缩小时，闸极氧化层的厚度也必须变小，但当闸极氧化层变薄时，对于时某一固定的操作电压，其电场强度就增加了。如此一来，电子就可经由隧穿(tunneling)的方法产生漏电流或是崩溃。另一方面，当组件尺寸缩小时，间隔物的宽度也必须变小，但是当间隔物变薄时，就会增加耦合电容，而且还会造成源/汲极与闸极之间的隔离变差。
本发明闸极组件包括包括基底、形成于基底表面的高介电常数的闸极介电层、形成于闸极介电层表面的闸极、形成于闸极的侧壁低介电常数的闲置间隔物及形成于闲置间隔物的侧壁的主间隔物；制造方法包括下列步骤(1)在半导体基底形成高介电常数的介电层；(2)于介电层上形成导电层；(3)定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层；(4)于闸极侧壁形成低介电常数的闲置间隔物；(5)于闲置间隔物的侧壁形成主间隔物。
其中闸极介电层的介电常数大于10。
闸极介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
闲置间隔物的介电常数小于3。
闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
闲置间隔物的介电常数等于1。
闲置间隔物为空气。
基底上设有源极区、汲极区及介于两者之间的信道区。
形成于闸极介电层表面的闸极为第一导电层；于为闸极的第一导电层形成第二导电层。
第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
第二导电层最好是未掺杂的复晶硅。
一种闸极组件，它包括包括基底、形成于基底表面的闸极介电层、形成于闸极介电层表面的闸极、形成于闸极的侧壁的闲置间隔物及形成于闲置间隔物的侧壁的主间隔物；闸极介电层具有第一介电常数ε1；闸极具有第二介电常数ε2；闲置间隔物具有第三介电常数ε3；主间隔物具有第四介电常数ε4。
闸极介电层的介电常数ε1大于10。
闸极介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
闲置间隔物的介电常数ε3小于3。
闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
闲置间隔物的介电常数ε3等于1。
基底上设有源极区、汲极区及介于两者之间的信道区。
形成于闸极介电层表面的闸极为第一导电层；于为闸极的第一导电层形成第二导电层。
第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
第二导电层最好是未掺杂的复晶硅。
主间隔物的介电常数则介于3～10之间。
主间隔物的材质为氧化硅层、氮化硅层或氮氧化硅层族群。
一种闸极组件制造方法，它包括下列步骤(1)在半导体基底形成高介电常数的介电层；(2)于介电层上形成导电层；(3)定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层；(4)于闸极侧壁形成低介电常数的闲置间隔物；(5)于闲置间隔物的侧壁形成主间隔物。
步骤(1)中形成的介电层的介电常数大于10。
介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
步骤(2)包括于闸极介电层表面形成第一导电层及于第一导电层上形成第二导电层。
第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
第二导电层系为未掺杂的复晶硅。
步骤(3)与步骤(4)之间包括以闸极为罩幕对半导体基底进行淡掺杂制程。
步骤(4)中形成的闲置间隔物的介电常数小于3。
闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
步骤(5)之后还包括闸极及主间隔物为罩幕，对半导体基底进行浓掺杂制程。
一种闸极组件制造方法，它包括下列步骤(1)在半导体基底形成高介电常数的介电层；(2)于介电层上形成导电层；(3)定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层；(4)于闸极侧壁形成闲置间隔物；(5)于闲置间隔物的侧壁形成主间隔物；(6)选择性地将闲置间隔物去除，以在闸极与主间隔物之间形成间隙。
闲置间隔物的材质相对主间隔物的材质具有高蚀刻选择性。
一种闸极组件制造方法，它包括下列步骤(1)在半导体基底形成高介电常数的介电层，闸极介电层具有第一介电常数ε1；(2)于介电层上形成导电层，导电层具有第二介电常数ε2；(3)定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层；(4)于闸极侧壁形成闲置间隔物，闲置间隔物具有第三介电常数ε3；(5)于闲置间隔物的侧壁形成主间隔物，主间隔物具有第四介电常数ε4；其中ε2＞ε1＞ε4＞ε3。
步骤(1)中形成的介电层的介电常数大于10。
介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
步骤(2)包括于闸极介电层表面形成第一导电层及于第一导电层上形成第二导电层。
第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
第二导电层系为未掺杂的复晶硅。
步骤(3)与步骤(4)之间包括以闸极为罩幕对半导体基底进行淡掺杂制程。
步骤(4)中形成的闲置间隔物的介电常数小于3。
闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
步骤(5)中形成的主间隔物的介电常数介于3-10之间。
主间隔物的材质为氧化硅层、氮化硅层或氮氧化硅层族群。
步骤(5)之后还包括闸极及主间隔物为罩幕，对半导体基底进行浓掺杂制程。
由于本发明闸极组件包括包括基底、形成于基底表面的高介电常数的闸极介电层、形成于闸极介电层表面的闸极、形成于闸极的侧壁低介电常数的闲置间隔物及形成于闲置间隔物的侧壁的主间隔物；制造方法包括在半导体基底形成高介电常数的介电层、于介电层上形成导电层、定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层、于闸极侧壁形成低介电常数的闲置间隔物及于闲置间隔物的侧壁形成主间隔物。在本发明中，由于使用高介电常数的闸极介电层取代习知的闸极氧化层，因此当组件尺寸限缩时，便可获得较高的反转载子密度(Qinv；inversion carrier density)，而不必诉诸于将介电层厚度大幅缩小；如此一来，因为增加了Qinv/Jg，亦可避免因介电层厚度太薄而产生漏电流(Jg)或是崩溃的情形；另一方面，由于闲置间隔物具有低介电常数，因此可将从源/汲极到闸极的耦合电场降到最低；使其在低供应电压时仍具有高电流驱动力；降低源/汲极到闸极之间的寄生电容；降低介电层漏电流，以适合低电力产品，例如可携式的产品的应用。不仅使MOS晶体管配合组件尺寸缩小化，而且提高组件积集度及性能，从而达到本发明的目的。
图2、为本发明闸极制造方法过程剖视图(形成堆栈结构)。
图3、为本发明闸极制造方法过程剖视图(形成具有闸极图案的罩幕)。
图4、为本发明闸极制造方法过程剖视图(定义堆栈闸极)。
图5、为本发明闸极制造方法过程剖视图(形成淡掺杂源极/汲极区)。
图6、为本发明闸极制造方法过程剖视图(沉积介电层)。
图7、为本发明闸极制造方法过程剖视图(蚀刻形成闲置间隔物)。
图8、为本发明闸极制造方法过程剖视图(形成主间隔物)。
图9、为本发明闸极制造方法过程剖视图(形成源极/汲极)。
图10、为本发明闸极制造方法过程剖视图(形成金属硅化物)。
图11、为本发明闸极结构示意剖视图(闲置间隔物为空气间隙)。
如图1所示，本发明包括半导体基底10，如方向为100的P型硅基底或具P井的硅基底。在基底10上形成有隔离区11以界定出主动区。
本发明闸极组件包括基底10、形成于基底10表面的高介电常数的闸极介电层12、形成于闸极介电层12表面为第一导电层的闸极14、形成于闸极14的侧壁的低介电常数的闲置间隔物16及形成于闲置间隔物16的侧壁的主间隔物18。
此外，为构成完整的晶体管，基底10上设有源/汲极区20、两者间的信道区及形成于为第一导电层的闸极14与源/汲极20上为第二导电层的金属硅化物22。
为第一导电层的闸极14较佳为择自掺杂(doped)复晶硅层与复晶硅锗(poly-SiGe)其中之一。第二导电层的金属硅化物22最好是未掺杂(un-doped)的复晶硅。
闸极介电层12的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群，其具有第一介电常数ε1；闸极14具有第二介电常数ε2；闲置间隔物16的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)或SILK(Dow Chemical公司产制)等族群，其具有第三介电常数ε3；主间隔物18的材质为氧化硅层、氮化硅层或氮氧化硅层，其具有第四介电常数ε4，并令第一、二、三、四介电常数ε1、ε2、ε3、ε4的大小比例最好为ε2＞ε1＞ε4＞ε3。
较佳实施例中，闸极介电层12的介电常数ε1最好大于10、闲置间隔物16的介电常数ε3最好小于3、主间隔物18的介电常数ε4则介于3～10之间。
在本发明中，由于使用高介电常数的闸极介电层12取代习知的闸极氧化层，因此当组件尺寸限缩时，便可获得较高的反转载子密度(Qinv；inversioncarrier density)，而不必诉诸于将介电层厚度大幅缩小。如此一来，因为增加了Qinv/Jg，亦可避免因介电层厚度太薄而产生漏电流(Jg)或是崩溃的情形。
另一方面，本发明闸极组件形成以由介电常数小于3的材料，或者为介电常数为1的单纯的空气间隙所构成的闲置间隔物16。由于闲置间隔物16具有低介电常数，因此可将从源/汲极到闸极的耦合电场降到最低。
综合上述，本发明闸极组件使用高介电常数的闸极介电层12与低介电常数材料或或空气间隙构成的闲置间隔物16。
本发明闸极组件至少具备下列优点1、在低供应电压时仍具有高电流驱动力；2、降低源/汲极到闸极之间的寄生电容；3、降低介电层漏电流，以适合低电力产品，例如可携式的产品的应用。
本发明闸极组件的制造方法包括下列步骤形成堆栈结构如图2所示，以半导体材质，如锗(germanium)或砷化镓(gallium-arsenide)材料并以磊晶(expitaxial)或绝缘层上有硅(silicon on insulator)等方式形成方向为100的P型硅基底或具P井的硅基底(silicon)，为方便说明，本实施例采用具P井的硅基底100为例。
在基底100上以传统的隔离方法，如区域氧化法(LOCOS)或浅沟槽隔离法(STI)定义主动区(active area)后，在基底上依序形成高介电常数的介电层102及导电层104、106。
介电层102系用来取代习知以热氧化法形成的闸氧化层，其介电常数最好大于10，适当的材料例如有ZrO2、HfO2、Ta2O5、TiO2及Al2O3等。
导电层104、106系用来作为闸极，导电层104较佳为择自掺杂(doped)复晶硅层与复晶硅锗(poly-SiGe)其中之一。导电层106最好是未掺杂(un-doped)的复晶硅。
形成具有闸极图案的罩幕如图3所示，以传统的微影与蚀刻方式，在图2所示的堆栈结构上形成具有闸极图案的罩幕；罩幕包括硬式罩幕108、底部抗反射层110及光阻层112；硬式罩幕108的材质通常为氮化硅(Si3N4)或氮氧化硅(SiOxNy)。
定义堆栈闸极如图4所示，去除底部抗反射层110及光阻层2后，以干蚀刻法，如电浆蚀刻或反应性离子蚀刻法(RIE)沿着硬式罩幕108依序蚀刻导电层106、104，以定义出堆栈闸极；堆栈闸极包括下闸极104a及上闸极106a。在蚀刻过程中掺杂复晶硅层或复晶硅锗导电层104的蚀刻速率大于未掺杂复晶硅导电层106的蚀刻速率，因此，便形成如图4中所示的底切现象(undercut)。亦即，下闸极104a会比上闸极106a窄。
形成淡掺杂源极/汲极区如图5所示，以硬式罩幕108及闸极为罩幕，以磷为离子源，进行淡掺杂离子植入114，经过快速热回火程序形成作为防止短信道效应之用的淡掺杂源极/汲极区115。此外，亦可视需要，对基底10施以晕状离子布植(halo ioninplant)，在淡掺杂源极/汲极区115的下方形成晕状掺杂区(未显示)，用以避免MOS组件的击穿效应(punch-through effect)。
沉积介电层如图6所示，将硬式罩幕108从堆栈闸极上去除后，于堆栈闸极上沉积一层低介电常数的介电层116；介电层116为掺氟硅玻璃(FSG)、HSQ(hydrogensilsesquioxane)、MSQ(methyl silsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等介电常数最好小于3的适当材料；介电层116以用旋涂法(spin-on-coating)经烘烤后形成，或者以低温化学气相沉积法(LT-CVD)形成。
蚀刻形成闲置间隔物如图7所示，以非等向性(anisotropic)的蚀刻法对低介电常数介电层116进行回蚀刻，以在下、上闸极104a、106a的侧壁形成低介电常数的闲置间隔物(dummy spacer)116a。
形成主间隔物如图8所示，依照沉积-回蚀刻的方式，在闲置间隔物116a的侧壁形成主间隔物118。
主间隔物118的功能与传统的闸极间隔物类同，其一般为氧化硅层，其能以四乙氧基硅甲烷(TEOStetra-ethyl-ortho-silicate)为主反应物，并藉低压化学气相沉积(LPCVD)制程产生；此外，主间隔物118亦可为氮化硅层或氮氧化硅层；因此，主间隔物118的介电常数通常介于3～10之间。至此，便完成本发明闸极组件的制作，但为完成整个MOS晶体管的制作，后续步骤尚包括形成源极/汲极与金属硅化物。
形成源极/汲极如图9所示，随后，以上闸极106a及主间隔物118为罩幕，以磷或砷为离子源，对半导体基底进行高浓度且深度较深的离子植入120，即浓掺杂，形成源极/汲极121。
形成金属硅化物如图10所示，在上闸极106a及源极/汲极121的表面上形成自对准金属硅化物(salicide)122。通常是先利用溅镀沉积的方式在硅基底上形成钛膜，并以65 0～750℃的快速热回火制程，使钛金属与源极/汲极121上的硅与门极上的复晶硅反应，以形成电阻值约60～80μΩcm的C49相硅化钛(TiSi2)。而未参与反应或反应后所剩余的金属钛，则以湿蚀刻的方式加以清除；然后，再以较高温度的快速热回火，在700～900℃下将C49相硅化钛转换成电阻值较低(16～20μΩcm)的C54相硅化钛；此外，除了硅化钛的外，亦可形成其它金属硅化物，例如硅化钴(CoSi2)、硅化镍(NiSi)。
形成间隙如图11所示，本发明闸极组件亦可选择性地将闲置间隔物116a去除，而在下、上闸极104a、106a侧壁与主间隔物118之间形成介电常数为1的空气间隙间隔物(air-gap spacer)124，同样可达到本发明的目的。闲置间隔物116a可用湿蚀刻法选择性地将其去除。如果在本发明中最后形成空气间隙间隔物124，在中沉积介电层以在中形成闲置间隔物的材质就不一定要使用低介电常数的材料，只要构成闲置间隔物116a的材质相对主间隔物118的材质具有高蚀刻，以被选择性地去除即可。
权利要求
1.一种闸极组件，它包括包括基底、形成于基底表面的闸极介电层、形成于闸极介电层表面的闸极、形成于闸极的侧壁的闲置间隔物及形成于闲置间隔物的侧壁的主间隔物；其特征在于所述的闸极介电层为高介电常数的闸极介电层；闲置间隔物为低介电常数的闲置间隔物。
2.根据权利要求1所述的闸极组件，其特征在于所述的闸极介电层的介电常数大于10。
3.根据权利要求2所述的闸极组件，其特征在于所述的闸极介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
4.根据权利要求1所述的闸极组件，其特征在于所述的闲置间隔物的介电常数小于3。
5.根据权利要求4所述的闸极组件，其特征在于所述的闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
6.根据权利要求1所述的闸极组件，其特征在于所述的闲置间隔物的介电常数等于1。
7.根据权利要求1所述的闸极组件，其特征在于所述的闲置间隔物为空气。
8.根据权利要求1所述的闸极组件，其特征在于所述的基底上设有源极区、汲极区及介于两者之间的信道区。
9.根据权利要求1所述的闸极组件，其特征在于所述的形成于闸极介电层表面的闸极为第一导电层；于为闸极的第一导电层形成第二导电层。
10.根据权利要求9所述的闸极组件，其特征在于所述的第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
11.根据权利要求9所述的闸极组件，其特征在于所述的第二导电层最好是未掺杂的复晶硅。
12.一种闸极组件，它包括包括基底、形成于基底表面的闸极介电层、形成于闸极介电层表面的闸极、形成于闸极的侧壁的闲置间隔物及形成于闲置间隔物的侧壁的主间隔物；其特征在于所述的闸极介电层具有第一介电常数ε1；闸极具有第二介电常数ε2；闲置间隔物具有第三介电常数ε3；主间隔物具有第四介电常数ε4。
13.根据权利要求12所述的闸极组件，其特征在于所述的闸极介电层的介电常数ε1大于10。
14.根据权利要求12所述的闸极组件，其特征在于所述的闸极介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
15.根据权利要求12所述的闸极组件，其特征在于所述的闲置间隔物的介电常数ε3小于3。
16.根据权利要求15所述的闸极组件，其特征在于所述的闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
17.根据权利要求15所述的闸极组件，其特征在于所述的闲置间隔物的介电常数ε3等于1。
18.根据权利要求12所述的闸极组件，其特征在于所述的基底上设有源极区、汲极区及介于两者之间的信道区。
19.根据权利要求12所述的闸极组件，其特征在于所述的形成于闸极介电层表面的闸极为第一导电层；于为闸极的第一导电层形成第二导电层。
20.根据权利要求19所述的闸极组件，其特征在于所述的第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
21.根据权利要求19所述的闸极组件，其特征在于所述的第二导电层最好是未掺杂的复晶硅。
22.根据权利要求12所述的闸极组件，其特征在于所述的主间隔物的介电常数则介于3～10之间。
23.根据权利要求22所述的闸极组件，其特征在于所述的主间隔物的材质为氧化硅层、氮化硅层或氮氧化硅层族群。
24.一种闸极组件制造方法，其特征在于它包括下列步骤(1)在半导体基底形成高介电常数的介电层；(2)于介电层上形成导电层；(3)定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层；(4)于闸极侧壁形成低介电常数的闲置间隔物；(5)于闲置间隔物的侧壁形成主间隔物。
25.根据权利要求24所述的闸极组件制造方法，其特征在于所述的步骤(1)中形成的介电层的介电常数大于10。
26.根据权利要求25所述的闸极组件制造方法，其特征在于所述的介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
27.根据权利要求24所述的闸极组件制造方法，其特征在于所述的步骤(2)包括于闸极介电层表面形成第一导电层及于第一导电层上形成第二导电层。
28.根据权利要求27所述的闸极组件制造方法，其特征在于所述的第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
29.根据权利要求27所述的闸极组件制造方法，其特征在于所述的第二导电层系为未掺杂的复晶硅。
30.根据权利要求24所述的闸极组件制造方法，其特征在于所述的步骤(3)与步骤(4)之间包括以闸极为罩幕对半导体基底进行淡掺杂制程。
31.根据权利要求24所述的闸极组件制造方法，其特征在于所述的步骤(4)中形成的闲置间隔物的介电常数小于3。
32.根据权利要求31所述的闸极组件制造方法，其特征在于所述的闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
33.根据权利要求24所述的闸极组件制造方法，其特征在于所述的步骤(5)之后还包括闸极及主间隔物为罩幕，对半导体基底进行浓掺杂制程。
34.一种闸极组件制造方法，其特征在于它包括下列步骤(1)在半导体基底形成高介电常数的介电层；(2)于介电层上形成导电层；(3)定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层；(4)于闸极侧壁形成闲置间隔物；(5)于闲置间隔物的侧壁形成主间隔物；(6)选择性地将闲置间隔物去除，以在闸极与主间隔物之间形成间隙。
35.根据权利要求34所述的闸极组件制造方法，其特征在于所述的闲置间隔物的材质相对主间隔物的材质具有高蚀刻选择性。
36.一种闸极组件制造方法，其特征在于它包括下列步骤(1)在半导体基底形成高介电常数的介电层，闸极介电层具有第一介电常数ε1；(2)于介电层上形成导电层，导电层具有第二介电常数ε2；(3)定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层；(4)于闸极侧壁形成闲置间隔物，闲置间隔物具有第三介电常数ε3；(5)于闲置间隔物的侧壁形成主间隔物，主间隔物具有第四介电常数ε4；其中ε2＞ε1＞ε4＞ε3。
37.根据权利要求36所述的闸极组件制造方法，其特征在于所述的步骤(1)中形成的介电层的介电常数大于10。
38.根据权利要求37所述的闸极组件制造方法，其特征在于所述的介电层的材质为ZrO2、HfO2、Ta2O5、TiO2或Al2O3等族群。
39.根据权利要求36所述的闸极组件制造方法，其特征在于所述的步骤(2)包括于闸极介电层表面形成第一导电层及于第一导电层上形成第二导电层。
40.根据权利要求39所述的闸极组件制造方法，其特征在于所述的第一导电层为择自掺杂复晶硅层与复晶硅锗其中之一。
41.根据权利要求39所述的闸极组件制造方法，其特征在于所述的第二导电层系为未掺杂的复晶硅。
42.根据权利要求36所述的闸极组件制造方法，其特征在于所述的步骤(3)与步骤(4)之间包括以闸极为罩幕对半导体基底进行淡掺杂制程。
43.根据权利要求36所述的闸极组件制造方法，其特征在于所述的步骤(4)中形成的闲置间隔物的介电常数小于3。
44.根据权利要求43所述的闸极组件制造方法，其特征在于所述的闲置间隔物的材质为掺氟硅玻璃(FSG)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silsesquioxane)、FLARE(Allied Signal公司产制)、PAE-2(Schumacher公司产制)以及SILK(Dow Chemical公司产制)等族群。
45.根据权利要求36所述的闸极组件制造方法，其特征在于所述的步骤(5)中形成的主间隔物的介电常数介于3～10之间。
46.根据权利要求45所述的闸极组件制造方法，其特征在于所述的主间隔物的材质为氧化硅层、氮化硅层或氮氧化硅层族群。
47.根据权利要求36所述的闸极组件制造方法，其特征在于所述的步骤(5)之后还包括闸极及主间隔物为罩幕，对半导体基底进行浓掺杂制程。
全文摘要
一种闸极组件及其制造方法。为提供一种使MOS晶体管配合组件尺寸缩小化、提高组件积集度及性能的半导体组件及其制造方法，提出本发明，闸极组件包括包括基底、形成于基底表面的高介电常数的闸极介电层、形成于闸极介电层表面的闸极、形成于闸极的侧壁低介电常数的闲置间隔物及形成于闲置间隔物的侧壁的主间隔物；制造方法包括在半导体基底形成高介电常数的介电层、于介电层上形成导电层、定义导电层并与高介电常数的介电层以分别形成闸极及闸极介电层、于闸极侧壁形成低介电常数的闲置间隔物及于闲置间隔物的侧壁形成主间隔物。
文档编号H01L29/78GK1437269SQ0210359
公开日2003年8月20日 申请日期2002年2月7日 优先权日2002年2月7日
发明者郭治群 申请人:台湾积体电路制造股份有限公司