专利名称：校准集成电路晶片测试仪定时的系统的利记博彩app
背景技术：
发明领域本发明一般涉及集成电路(IC)晶片测试仪，尤其涉及用于校准IC镜片测试仪信道的信号定时的系统，以补偿在一校准晶片上测试探针点和测试仪之间的信号路径上的变化。
相关技术描述集成电路(IC)通常是以芯片的形式在半导体晶片上制作，此后，芯片彼此隔开然后封装。为了要避免封装损坏集成电路的花费，当它们还在晶片形式时测试这些IC是有好处的。集成电路测试仪是通过把一系列测试信号传送到IC的输入端并监视由IC产生的输出信号来决定它们是否具有所期望的作用来测试IC的。典型的集成电路测试仪包括“测试头”，它包含提供一组测试仪信道的电路板。每个测试仪信道能提供输入到IC输入/输出(I/O)终端的测试信号，或能监视在那个I/O终端所产生的输出信号。测试仪也包括互连系统，它把每个测试仪信道连到在测试晶片上的小片的一个合适的I/O终端。例如互连系统可以包括具有上表面的“探针卡”，这个卡包括用于接受弹性顶针(pogo pin)尖端的接触点，这些针是从测试头延伸出来用于传送在测试头和探针卡中的信道之间的信号。把探针印刷电路下表面上的一组探针布置来接触衬垫或起到IC的I/O终端作用的在IC芯片表面上其它类型的接触点。探针卡也包括通路(vias)和其它用于互连探针和弹性顶针接触点的其它导体。由于在一芯片上I/O终端数和在一晶片上芯片数的乘积往往超过在测试仪上可用的信道数，所以每次探针接触通常测试仪只测试部分晶片，有时候只测试一块芯片。一只在测试时固定晶片的“测试台”把待测芯片的特定组安置在探针下，并在测试时使晶片与探针尖端接触。在每次测试完成后再安置(步进)晶片，使得探针接入下一组待测芯片。
为了要正常地测试IC，测试仪必须协调它的信道活动的定时。当第一测试仪信道在某IC输入端改变了IC输入信号的状态时，我们可以预期第二测试仪信道在此后一特定时间内观察到出现在某个IC输出终端的IC输出信号的特定状态改变。当合适的IC输出信号状态不在IC输入信号状态之后的准确延迟时发生，我们就认为IC是不合格的。因此，该测试仪必须对第一测试仪通道改变输入信号状态的时间与第二测试仪信道取样IC输出信号来决定它的状态的时间作精密的协调。
IC测试仪通过同时向所有的信道提供周期主时钟信号来协调测试事件的定时。信道参考那个主时钟信号边缘定时来确定它们活动的时间。但是，仅对所有信道提供相同的主时钟信号，不能充分保证它们会精确地协调事件的定时。对这一点有个理由，就是在测试头内信道位于隔开的位置上，主时钟信号必须经由隔开的信号路径从它的源传送到每个信道，而长度或每个时钟信号路径电特性的差异，会造成时钟信号边缘，在不同的时间到达信道。在定时上的差异也可以由信道间的差异而引起。尽管测试仪信道可能由同一设计的集成电路制造，但由于工艺上的变化没有两只IC是准确地一样的，而一只IC可能比另一只具有略为较快地处理信号。同样因为在测试头内信道位于隔开的位置，它们可能在不同的温度环境下工作，或可能遭遇到不同程度的杂散电容或其它影响速度的因素影响，信号就是用这速度经过在每个信道内的内部电路和导体的。通过连结测试仪信道到晶片的互连系统的信号路径的长度或阻抗特性上的变化也造成在信道间的定时变化。
要提供更精确的定时协调，必须要校准每个信道的定时来大大地减少由这样的因素造成的定时变化。例如测试仪信道通常包括定时信号发生器，用于产生一组相对于主时钟信号有不同相位的定时信号。定时信号控制各种不同测试事件的定时，诸如在传送到DUT的测试信号或DUT输出信号取样上的变化。某些测试仪提供一种机构，它用于相对于主时钟信号分别地推迟或超前每个信道定时信号的相位来补偿在信道间的定时差异。其它的测试仪使用另外的机制，用来相对于主时钟信号分别地调节每个信道的定时。
使用这样的定时校准系统，必须要分别地测量每个信道的定时来决定是否要相对于主时钟信号推迟或超前信道活动的定时。通常产生在每个通道I/O终端(例如弹性顶针)的测试信号状态变化的定时与主时钟信号状态改变的定时作比较。由每个信道产生的定时信号的相对相位于是可以被重复地调节，使得它的输出测试信号中的状态变化发生在主时钟信号的边缘处。这就保证了所有的信道在弹性顶针的尖端处具有相对于事件的相同的相对定时。
虽然在弹性顶针尖端，而不是接触被测器件的探针尖端处的事件定时测量不解释在信号路径上由把通道I/O终端连结到晶片测试点的互连系统所提供的信号差异，有几个理由使得该测量在弹性顶针而不是在探针尖端上进行。首先，因为弹性顶针要大得多并且间隔更开，所以对测试设备而言要接近弹性顶针比接近探针尖端要容易得多。第二，由于不同的晶片要求不同的互连系统，所以每当需要新互连系统时就要再校准系统。最后，也许是最重要的，由互连系统信号路径差异造成的相对较小的定时失真常常被忽略。
但是，因为IC的工作频率不断地提高，必须用之对事件进行定时的分辨率也已经提高到在经过互连系统的信号路径上即使很小的变化也再不可以被忽略的程度。所以，所需要的是一种在接触晶片的探针尖端处能容易地测量信道间的定时差异的系统。
与把测试仪信道互连到晶片的路径相关的另一因素能够不利地影响测试仪测试高频IC的能力。所有信号路径都衰减信号，而信号的衰减量不仅只与路径电阻有关而且与它的频率响应也有关，频率响应是路径的电阻、电容、和电感的函数。信号路径一般对较高频率信号衰减得比较低频率信号多。具有相对低的频率响应的信号路径可以把高频IC输入或输出信号衰减到当它到达目的地时，它会改变它的表现状态的程度。因此，随着IC信号频率的继续增加，测试工程师们已经对互连路径的频率响应付出更多的注意，以保证它们对高频信号的衰减不致太多。
但是，互连系统信号路径的频率响应，可能不是工程师们能期望的那样。频率响应可以变化，例如，由于在制造中的误差，失真或探针或其它系统元件的污染，或环境影响。当互连路径的频率响应不是它所应该是的那样时，高频逻辑信号的状态可以被测试仪或被在测试中的IC误解，也就是说其它合格的IC可能测试为不合格。
因此，一个易于测量互连系统信号路径的频率响应的系统也是需要的。
发明概述本发明涉及用于测试仍处于半导体晶片上芯片的形式的集成电路(IC)的集成电路测试仪。测试仪包括一组通过经由互连系统的路径被连结到IC的输入/输出终端(衬垫)。每个信道包括用于有选择地通过互连路径传送测试信号到衬垫的驱动器电路。驱动电路可以在随着时钟信号的每个边缘之后改变测试信号的状态，这时钟信号具有包括“可编程驱动”延迟与可调“驱动校准”延迟的和的一个延迟。每个信道也包括比较电路，它能接收在IC垫片产生的任何IC输出信号并在跟随每个时钟信号边缘之后可以决定具有延迟的输出信号状态，这延迟包括“可编程比较”延迟与可调“比较校准”延迟的和。本发明具体涉及到用于调节测试仪信道的驱动和比较校准延迟，使得在IC被测时它们的活动能被精确地协调。
根据本发明的第一方面，互连系统适于提供一条把备用的测试信道连结到在IC上除衬垫外的一个点。
根据本发明的第二方面，为了校准接入IC衬垫的每个测试信道的定时，互连系统把测试仪信道和备用信道顺序地连接到在校准晶片上的一组连接器区。每个互连区包括一对由导电路径连接的终端，它把导引到待校准的一个测试仪信道的互连路径连结到导引到备用测试仪信道的互连路径。所以，每个连接器区能使个别的测试仪信道传送测试信号到备用测试仪信道或从备用测试仪信道接收测试信号。
根据本发明的第三方面，为每个待校准测试仪信道编程，随着选定的时钟信号边缘之后、在它的输出测试信号产生一个具有相同可编程驱动延迟的边缘。然后通过在校准晶片上的其中一个互连区把每个测试仪信道连结到备用信道，使得它的输出测试信号边缘被传送到备用测试仪信道。为备用测试仪信道编程，在每个选定的时钟信号脉冲之后，重复地采样具有固定延迟的测试信号，反复调节每个测试仪信道的驱动校准延迟直到备用信道在尽可能靠近到测试信号的边缘的地方对它进行采样。
根据本发明的第四方面，在调节好每个测试仪信道的驱动校准延迟后，当通过互连系统被接触后，测试仪信道对通过另外的在校准晶片上的互连区被连结了起来。然后每对中的一个测试仪信道传送一个具有已知可编程延迟的测试信号边缘到该对中另一测试仪信道。为该对中的另一测试仪信道编程，来采样具有相同已知可编程延迟的测试信号。然后重复调节另一测试仪信道的比较校准延迟直到它在尽可能接近测试信号边缘的地方采样测试信号。于是每对的两个信道的作用被翻了过来，而重复该过程以调节另一测试仪信道的比较校准延迟。
上述系统并不是相对于发生在它们的I/O终端的事件而校准测试仪信道的驱动和比较定时，而是相对于发生在测试中接触IC衬垫的探针尖端处的事件。因此不同于现有技术的系统，本发明的校准系统校准定时，不仅考虑了在测试仪信道中的差异，而且还考虑了在把那些测试仪信道连结到待测IC的信号路径中的差异。这样就能在需要在IC终端对事件的定时提供非常精确控制的情况下测试高频IC。
因此，本发明的目的是提供一种用于调节IC测试仪信道的驱动和比较校准延迟的系统，使得它们的测试激活可以被精确地协调。
本说明书的总结部分特别地指出并明显地声明了本发明的主题。但是，在结合附图阅读了本说明书的剩下部分之后，本领域的技术人员将可以更好地理解本发明的工作组织和工作方法及其进一步的优点和目的。
附图简述
图1是用于测试在半导体晶片上以芯片形式的IC的典型现有技术集成电路测试仪简化的剖面正视图；图2是现有技术的半导体晶片的简化的平面图；图3是说明图1测试仪的方块图；图4以简化的方块图形式示出图3的测试仪的测试仪信道中的一个信道；图5是图4的半导体晶片的一只IC的简化平面图；图6-13是根据本发明用于校准测试图5中IC的IC测试仪的测试仪信道定时的半导体校准晶片的一组互连区简化平面图；图14是示出根据本发明用于互连两个测试仪信道的互连区方块图；图15-17示出根据本发明在定时校准过程中，在图14测试仪信道中各种信号间的定时关系；图18是根据本发明用于校准图3中IC测试仪的测试仪信道的定时的半导体校准晶片的另一互连区的简化平面图；图19-21示出根据本发明在定时校准过程中，图3测试仪信道中各种信号间的定时关系；图22是待测IC简化平面图；图23-29是根据本发明用于校准测试图22的IC的IC测试仪的测试仪信道定时的半导体校准晶片一组互连区简化平面图；图30是根据本发明的连线到测量单元的集成电路测试仪简化方块图31是图30的集成电路测试仪和测量单元的简化剖面正视图；图32以方块图形式示出通过常规的飞越互连系统连接到IC衬垫的现有技术测试仪信道。
较佳实施例描述图1是用于测试作为在半导体晶14上完成的许多芯片中的一个的IC器件12的典型现有技术的集成电路(IC)测试仪10的简化剖面正视图。图2是完成许多IC12的晶片14的简化平面图。测试仪10包括称为“测试头”16的框架，它包含实现一组测试仪信道的电路板。每个测试信道能供应输入到IC12的输入/输出(I/O)终端的测试信号和/或监视在那个I/O终端产生的IC输出信号以决定它的状态。测试仪10也包括用于把在测试头16中的每个测试仪信道连结到在被测IC12的表面上一个合适的I/O终端。在本例中，互连系统18包括具有上表面的探针卡，它包括用于接收弹性顶针22(或诸如同轴电线等的其它互连结构)尖部的接触点，这些顶针从测试头16向下伸出，用于在测试头中的信道和探针卡20之间传送信号。在探针印刷板电路20的下面一侧上的一组探针24(诸如，像微弹簧接触)被排列成接入在IC12表面上的衬垫，它们作为IC的I/O、电源、和接地终端。在探针卡20中的导体(未示出)把每只弹性顶针22连结到一只或更多的探针24来接通在测试仪信道和IC12的I/O终端之间的信号路径。有时候可能会把诸如电阻和电容等不同的无源元件安装在探针卡20上来影响那些信号路径的频率响应。由于晶片14完成了许多IC12，又由于每只IC可以有许多I/O终端，所以测试仪10没有足够的信道在同一时间来测试在晶片14上所有的IC12。由于测试仪10可能同时只测试一只IC12或只是几只IC12，支承晶片14的测试台25把特定的一个或多个待测IC12放在探针24下面并使它们与探针接触。在完成每次测试后重新放置(步进)晶片14使得探针接入下一只(或下一批)待测IC。
图3是示出图1的测试仪10的方块图。测试台16包括一组测试仪信道26，通过总线28互连到主计算机30。在测试前，主计算机30为每个信道26编程来响应于由时钟发生器32产生的并且分配到所有的测试仪信道26的周期性时钟信号边缘而进行一系列测试活动。互连系统18把测试仪信道26的信道I/O终端34连结到在IC12上的测试点36。
图4以简化方块图方式示出图3测试仪信道26中的一个信道。测试仪信道26包括用于把测试信号传输到IC终端36的三重态缓冲器40。模拟比较器电路42把在IC终端36产生的IC输出信号与参考电压(REF)作比较并产生一个指出IC输出信号状态的数字输出信号STATE。数字比较器43把IC输出信号(STATE)的实际状态与代表它的期望状态(EXPECT)的数据作比较以产生指出该IC输出信号是否是它所期望状态的FAIL信号。数据捕获系统44把每测试周期的FAIL数据传送给主计算机30。
CLOCK信号的每个边缘标示出一个测试周期的开始，在该周期中信道26将进行由图3中主计算机30在一次测试开始前所供给的编程数据限定的一个或几个活动。控制和定时电路46可能通过用信号Z起动缓冲器40或使其有三重态、通过驱动缓冲器的输入信号(DRIVE)变高或变低、和/或通过把EXPECT数据供给到比较器43并通过COMPARE信号向捕获系统44发出信号以获得FAIL数据而对CLOCK信号的每个边缘作出响应。
主计算机30通过总线28(图3)把校准数据供应到每个信道26来校准由控制和定时电路46产生的DRIVE、Z和COMPARE信号。例如，设想在测试信道24(1)改变传送到测试点36(1)的测试信号状态，而测试仪信道26(2)期望可在N纳秒之后能观察到出现在测试点36(2)的IC输出信号中的特殊状态变化。如果输出信号状态的改变不能在输入信号状态改变后以准确的延迟发生在测试点36(2)，则我们应认为IC12是不合格的。因此，测试仪10必须能够精确地协调时间，在此时间任何测试仪信道26都要改变测试信号的状态且在这个时间任何其它测试仪信道26应相继取样一个IC输出信号。
由于所有信道26相对于相同CLOCK信号边缘定时它们的活动，所以那些活动可被精确地同步。但是把CLOCK信号传送到每个信道26的路径38(图1)在长度或电特性上的差异可以使得CLOCK信号边缘在略为不同的时间到达信道，从而不利地影响测试事件的协调。定时的差异也可能由在各种信道组件40-46(图4)的固有延迟中的信道到信道的变化而引起，或者由通过互连系统18把测试仪信道连结到IC衬垫36的信号路径的长度或阻抗特性变化而引起。
所以主计算机30供应校准数据给每个测试仪信道26(图4)的控制和定时电路46来相对于CLOCK信号调节由信道进行的测试事的定时，以考虑来解释这样的变化，使得所有信道能够精确地协调测试信号状态变化和输出信号取样。参考图4，在IC终端36，CLOCK信号边缘和测试信号边缘的出现之间的总驱动延迟DDT等于下列延迟之和DDI控制和定时电路的固有驱动延迟。
DDC由校准数据控制的驱动校准延迟。
DPD由来自主计算机的编程数据为每个测试周期设置的可编程驱动延迟。
DD三重态驱动器的固有延迟，以及DCD在测试仪信道和IC终端之间的固有路径延迟。
因此，DDT＝DDI+DDC+DPD+DD+DCD主计算机30使用供应到控制和定时电路46的校准数据来为所有测试仪信道调节DDC，所以，例如，当可编程延迟DPD是0时，对所有信道的总延迟DT为常数K因此，K＝DDI+DDC+DD+DCP所以在一次测试中，当输入到控制和定时电路46的编程数据告诉它随CLOCK信号边缘之后将具有可编程延迟DPD为T的测试信号发送到IC终端36时，则测试信号边缘在CLOCK信号边缘之后到达终端36时具有实际的延迟将为T+K。因为所有信道都提供相同的附加常数驱动延迟，所以附加常数延迟K并不成为问题。
在CLOCK信号边缘和COMPARE信号边缘间的实际延迟为DCT＝DCI+DCC+DPC+DC+DCP此处DCI是控制和定时电路的固有比较延迟，DCC是由输入到控制和定时电路46的校准数据控制的驱动校正延迟，DPC是由来自主计算机的编程数据为每个测试周期设置的可编程比较延迟，DC是三重态驱动器的固有延迟，以及DCP是在测试仪信道和IC终端间的固有比较路径延迟。
当编程数据告诉控制和定时电路46，要随CLOCK信号边缘之后，用延迟T取样IC输出信号时，控制和定时电路46确实认定随CLOCK信号边缘之后不具有延迟为T的COMPARE信号，该信号而是在精确的瞬间，在这瞬间FAIL数据代表IC输出信号在CLOCK信号后T+K秒(即校准驱动延迟)出现在IC终端36时的状态。这保证了驱动延迟T和比较延迟T相对于在IC终端36的事件而言具有相同的含义。
主计算机30必须为每个信道调节比较校正延迟DCC，即使得当可编程比较延迟DCP是某个值T时，定时电路46确认COMPARE信号具有延迟DCT＝T+K+DCP。
现有技术定时校准现有技术的校准系统，通常是把所有测试仪信号26在CLOCK信号边缘之后设置相同的可编程驱动延迟，然后使用示波器或其它间隔测量装置，诸如波峰盒来测量出现在弹性顶针22(图1)尖端的来自信道26的测试信号间的定时失真。这种系统反复调节输入到控制和定时电路46(图4)的校准数据，这样当把信道编程为相同标称延迟时在弹性顶针处各信道的测试信号间有最小可测定时失真差异。Z信号延迟用相似的方式来校准。
对每个信道26的COMPARE信号的定时，通常是在DRIVE信号定时被校准后才校准的。一个方法就是对信道编程使其在每个CLOCK信号脉冲之后的某已知时间把DRIVE信号边缘设置到开路或短路的探针尖端。于是该边缘反射回到比较电路42。REF电压和EXPECT数据使得响应于每个反射的DRIVE信号边缘让FAIL信号改变状态。输入到每个信道26的控制和定时电路46的校准数据于是就反复地被调节直到捕获系统44刚好在FAIL信号改变状态时取样该FAIL信号。
因为弹性顶针22比探针24大且分隔更宽，因此使得它对于测量设备接入更为容易，在弹性顶针22(图1)的尖端来进行校准处理，而不是在接触IC测试点36的探针24的尖端进行。虽然在通过探针卡和探针24的信号路径的变化能增加在信道26间的定时差异，这种变化之小在过去曾是忽略不计。但是当IC输入和输出信号频率增加时，通过互连系统18的信号路径间的小变化变得显著了，因此在校准测试仪信道16的定时时必须予以考虑。所以当校准信道26的定时时希望在探针24尖端测量输出信号失真而不是在更易接入的弹性顶针22尖端。本发明能让我们做到这点。
驱动校准本发明提供一种在探针24尖端校准测试仪10(图3)中通道26的驱动和比较定时的方法，以便考虑通过互连系统18的时间延迟。本方法适当地利用一组类似于IC12的那种尺寸和形状的互连区。每个互连区适宜地在个别“校准”晶片上实施，其中“校准”晶片与待测晶片14的尺寸和形状相类似。在校准过程中，校准晶片代替待测晶片14放在测试台25上(图1)。互连区也可在待测晶片14上完成。
图5是待测晶片14中一只IC12的简化平面图。在这个例子中IC12在它的表面上包括一组八个衬垫36(1)——36(8)，这些衬垫可被图4中探针24接触。
图6-13示出一组八个互连区(41-48)它们可以在校准晶片上完成，供当八个测试仪信道26的校准定时需测试图5的IC12时之用。每个测试区41-48占有校准晶片的一个面积，它与图5的IC12所占的面积有相同的尺寸和形状，并完成一对衬垫50和52，它们所在的位置使得测试台25(图1)将它们放置得与一对探针24的尖端相接触。具体是每个测试区41-48包括第一衬垫50(1)——50(8)，它们具有相当于图5中IC12的36(1)——36(8)衬垫中的相应一个衬垫的相同的相对位置，以及位于测试区内的第二衬垫52，它的位置不对应于IC12中任何衬垫36的位置。图1的测试仪10装备一根用于接触衬垫52的附加探针24和通过互连18与到备用信道26的那根探针连接的信号路径。当在一次测试时，IC12在探针24下面的合适位置时，附加探针24并不与任何衬垫36相接触。每个测试区41-48也包互连它的两个衬垫的导线54。所有测试区41-48的导线54合适的统一长度，不管在衬垫间距离上有任何差异。
参考图14，为了校准信道26(1)的DRIVE信号定时，一开始测试台25(图1)就把互连区41放在探针24下。在测试中探针24(1)把信道26(1)连结到IC12(图5)接触衬垫36(1)，现在它把信道26(1)连结到衬垫50(1)。附加探针24(9)把备用测试仪信道26(9)连结到衬垫52。这样，当测试仪信道26(1)发出输出测试信号时，该信号传导到衬垫50(1)通过导线54到衬垫52，然后回到信道26(9)。
主计算机30(图3)对信道26(1)编程，例如，使得随选定的CLOCK信号脉冲之后，用选定的可编程驱动延迟(DPD＝X纳秒)把DRIVE信号从低驱动到高，并对备用信道26(9)编程来取样随CLOCK信号脉冲之后，具有恒定的可编程比较延迟(DCD＝Y纳秒)的返回DRIVE信号。这样来设置用于信道26(9)的控制和定时电路46(图4)的REF信号和EXPECT数据输出使得比较器43的FAIL数据输出将响应DRIVE信号边缘而改变状态。
图15-17是示出在当CLOCK信号边缘到达图14的信道26(9)时的它的边缘，当TEST边缘到达衬垫50(1)时它的边缘，当FAIL信号边缘到达在信道26(9)内的捕获系统44时的它的边缘，和当COMPARE信号边缘一开始取样FAIL信号时它的边缘之间的各种关系的定时图。当校准处理时，在时间T1的每个CLOCK信号边缘和在T4的COMPARE信号边缘之间的间隔保持固定，因为主计算机30不改变COMPARE信号定时。在TEST和FAIL信号边缘间的间隔也保持固定，因为它是在衬垫50(1)和信道26(9)间的固有信号路径延迟的不可调函数。但是，在校准过程中，主计算机30通过不断调节信道26(1)的驱动校准延迟DDC，从而在TEST信号校准过程中不断调节在T1的CLOCK信号边缘和在T2的TEST信号边缘之间的间隔。当在T4的COMPARE边缘发生在T3的FAIL边缘之后，如图15所示，主计算机30增加测试仪信道26(1)的驱动校准延迟DDC来增加DRIVE信号延迟，使得TEST和FAIL这两者的信号边缘都在相对COMPARE信号边缘之后再发生。相反，当在时间T4的COMPARE边缘发生在时间T3的FAIL边缘之前时，如图16所示，主计算机30减少测试仪信道26(1)延迟的驱动校准延迟DDC，使得TEST和FAIL这两者的信号边缘都在相对COMPARE信号边缘较早发生。主计算机30不断地重复做处理直到在COMPARE信号如图17所示改变状态时FAIL边缘尽可能靠近时间T4地发生。
于是测试台25(图1)把互连区42(图7)放在探针24下面以把信道26(2)连结到备用信道26(9)，并重复上述的驱动校准过程，以用和调节信道26(1)的驱动校准延迟相同的方式来调节信道26(2)的驱动调校准延迟DDC。在这样做的时候，主计算机30把信道26(2)设置到和它设置信道26(1)相同的可编程驱动和比较延迟T。这样，在信道26(2)校准中，CLOCK到COMPARE边缘间隔(在T1和T4间的间隔)将与它在对信道26(1)校准处理中的一样。所以，在对信道26(2)校准处理结束的时候，每当总TEST信号延迟T2-T1有相似的可编程驱动延迟DPD，它总是会有相同的总TEST信号延迟T2-T1。
当分别用图8-13中的互连区43-48以相似的方式来调节其余六个测试仪信道26(3)——26(8)的驱动校准延迟DDC时，所有信道26(1)——26(8)当它们有相同的可编程驱动延迟DPD时将提供在CLOCK信号边缘和TEST信号到达IC12衬垫36之间的相同延迟。
比较校准在对所有信道26已经校准好驱动路径后，现在主计算机30可校准比较信号路径了。为帮助比较校准我们可以提供如图18所示的附加互连区60。参考区60具有一组衬垫62，其安装方式类似于IC12的衬垫36，长度适当地类似于图6-13的导线54的一组导线互连衬垫对62。这样，随着互连区60的衬垫62被探针24接触，每个信道26可以通过互连衬垫62发送测试信号到另一信道26。
图19-21示出在比较校准处理时，在各测试仪信道的CLOCK、TEST、FAIL和COMPARE信号间的定时关系。随着互连区60被放置在测试仪探针下面合适的地方，主计算机30用相同的可编程驱动延迟T对每个互连对的一个信道26编程，使得它通过在时间T2向衬垫62发送测试信号边缘，以响应每个在时间T1到达的CLOCK信号。这使得随CLOCK信号边缘之后，FAIL信号在时间T3改变状态。延迟T2-T1和T3-T1是固定的，在比较校准处理中不改变状态。主计算机30也对每个互连对的另一信道26编程使得它具有可编程COMPARE信号延迟DCD为T。如上所述对COMPARE信号的总延迟T4-T1将是DPC以及控制和定时电路46的固有和校准延迟之和。每当由接收信道26产生的已取样的FAIL数据指出在时间T4的COMPARE信号边缘跟随在时间T3的FAIL边缘之后，如图19所示，主计算机30将减少接收信道26的比较校准延迟DCC以把COMPARE信号边缘推前。相反，每当由接收信道26产生的已取样的FAIL数据指出在时间T4的COMPARE信号边缘超前在时间T3的FAIL边缘之前，如图20所示，主计算机30将增加接收信道26的比较校准延迟DCC把COMPARE信号边缘拖后。当COMPARE信号边缘尽可能接近与在时间T3的FAIL信号边缘相一致的时候，对接收信道26的比较校准就结束。然后颠倒传送和接收信道26重复该比较校准处理，从而可比较校准其余的信道26。
图6-13的互连区图形是为校准处理设计的，在这些图形中只有一个备用信道26(9)的比较功能是用来校准所有其它信道26(1)-26(8)的驱动信号定时的。但是，使用单一的备用信道作为比较参照需要我们对每个待校准信道26(1)-26(8)提供一个互连区41-48，也需要所有待校准信道26(1)-26(8)是顺序的。当一只IC12具有几百个衬垫36而不是只有8个时，则驱动校准处理可以要用一个很长的时间并且需要许多互连区。如果我们使用N个备用通道而不是1个作为比较参照的话则我们可把所需的时间和互连区缩减掉接近N的一个因子。
图22示出一个具有12个衬垫36的IC，它可用图3中测试仪的信道26(1)-26(12)来测试。如果只有一个备用信道用作比较参照的话，则这个安排需要12个测试区来作驱动校准。但是当能有两个备用信道26(13)和26(14)作为比较参照的话，则只需用7个互连区。图23-28示出所需的7个互连区71-76中的6个。参照区71包括第一对衬垫52(1)和52(2)，两个备用信道26(13)和26(14)与之接触。在区71中的第二对衬垫50(1)和50(2)由信道26(1)和26(2)接入，它们也与图22中IC12的衬垫对36(1)和36(2)相接触。除了每个区72-76中第2衬垫对被放置地与IC12中不同的衬垫对36相对应之外，参照区72-76大致上类似于互连区23。
除了可以同时对两个信道作驱动校准外，对每个测试仪信道的驱动校准处理一般是类似于上述的校准处理。但在驱动校准信道前，要首先调节两个备用信道12(13)和12(14)中的一个信道的比较校准，使得它们在驱动校准测试仪信道时将有匹配的比较定时。图23的测试区71一开始是放在探针下面的。于是，与衬垫50(1)相接触的第一备用信道26(13)使用与衬垫50(1)相接触的信道26(1)(图3)作为驱动参照被比较校准，于是，把附加互连区77(图29)放在探针下面。注意，尽管图23的互连区71把信道26(1)通过衬垫50(1)和52(1)连结到第一备用信道，而互连区77则把信道26(1)通过凸内50(1)和52(2)连结到第二备用信道。随着互连区77在适当的位置并且再一次使用信道26(1)作为驱动参照，比较校准第二备用信道26(14)使与第一备用信道26(13)的比较校准相匹配。此后，把互连区71-76相继地放在探针下面，而把两个备用信道26(13)和26(14)用作比较参照来比较校准该12个信道。
通过推广，可以明显从上述讨论中看出对于具有大量衬垫的IC，可以使用多于两个的备用信道作为比较参照来进一步减少互连区的数目和驱动校准测试仪信道所需的时间。
图30示出集成电路测试仪30，除了包括用于把CLOCK信号和总线28延伸到外部“测量单元”82的连接之外，它基本类似于图3中现有技术测试仪10。图31是图30的集成电路测试仪和测量单元的简化剖面正视图，包括提供与在测试台25上晶片14的接触的探针卡20。
参考图30，一条经由在测试头16中探针卡20和导线84的附加路径把附加探针83连结到测量单元82。测量单元不参加IC测试，所以尽管当IC在测试中时与测试单元82相接触的探针83同IC12联系，但是该探针不与任何IC的衬垫36有联系。
测量单元82包括用于测量在由时钟发生器32产生的时钟信号边缘和通过探针83到达的信号边缘之间的间隔，并用于把时间间隔报告回主计算机30。假设待测IC12具有如图5所示的衬垫安排，则把示于图6-13的互连区相继地放到每个测试仪信道26(1)-26(8)的位置来与间隔测量单元82相接触。所以，主计算机30可以用测量单元82来测量在CLOCK信号边缘和来自每个测试仪信道26(1)-26(8)的测试信边缘到达之间的绝对时间间隔。将所有信道26(1)-26(8)设置相同的可编程延迟，主计算机30可以通过反复调节每个信道的驱动校准延迟直到测量单元82对所有信道测量相同的延迟来校准所有信道的驱动延迟。
可以准备多于一个测量单元82以便减少互连区个数和驱动校准测试仪信道所需的时间。例如当准备两个测量单元82时，可以用图23-28的互连区图形来驱动校准与图22中IC12的衬垫相接触的信道。如果需要可以使用图29的附加图形使主计算机30能决定两个测量单元在间隔测量中的任何差异，使得可以对这种驱动校准信道的差异进行补偿。
飞越(fly-by)比较校准参考图3，现有技术测试仪信道26的驱动器40和比较器42通过单个互连路径连结到IC衬垫36，这样，当衬垫36既能传播IC输出信号又能接收IC输入信号时，该输入和输出信号必须在同一路径上传输。在高频应用中，互连系统路径延迟不利地影响决定IC输出信号脉冲的信道能力，这输出脉冲紧紧地跟随或超前输入信号脉冲，这是由于这两个脉冲的部分能在比较器42的输入处交叠。
图32示出用于通过两条路径把信道26连接到衬垫36的另一“飞越”系统，其中一条路径从驱动器40到衬垫36，而另一条路径则从衬垫36到比较器42。当从驱动器40的单一路径正常地终结在衬垫36时，IC输入信号不在驱动器42的输入处出现。这样，即使相距很近的输入和输出信号也不会在比较器42的输入处交叠。
可在上述的方式下驱动校准和比较校准图3和32的测试仪信道26，不管使用了一条或两条路径来把信道连接到衬垫36。但是，用示于图32的飞越连接，也能在稍稍不同的方式下实现比较校准，这种方式是不需要使用互连区的。正如上述，为互连区的比较校准常常连结一对测试仪信道。测试仪信道中的一个信道的驱动电路产生一个测试信号边缘，当调节其它信道的比较校准延迟时，这个信号边缘被用作参照。用示于图32的飞越连接，在每个信道内的驱动器40能够供应一个测试信号定时边缘，当信道的比较校准延迟被调节时它作为定时参照。这样，在如此的情况下，在比较校准处理时不需要用连接器区来连结信道对。
尽管前面的说明书已经描述了本发明的较佳实施例，但是在本技术领域中技术人员能在不背离本发明的情况下在它的较广的方面对较佳实施例作出很多修改。因此所附的权利要求是要覆盖所有这种修改，只要落在本发明的真实范围和精神之内。
权利要求
1.一种用于校准集成电路(IC)测试仪的定时和互连系统的方法，该互连系统用于把在半导体晶片上完成的IC输入/输出(I/O)终端连接到IC测试仪，其中，IC测试仪包括用于测试在半导体晶片上完成的IC的多个测试仪信道，其中该测试仪也包括备用信道，其中该测试仪包括用于发送一系列时钟信号边缘到测试仪信道和到备用信道的装置，其中测试仪信道和备用信道各包括用于发生这样一种输出信号的装置，此输出信号的边缘在任何所述时钟信号边缘接收之后具有一个驱动延迟，该驱动延迟包括可编程驱动延迟和可调驱动校准延迟，该装置还用于在任何所述时钟信号边缘之后用包括可编程比较延迟和可调节比较校准延迟的比较延迟取样输入信号，以及其中互连系统与所述IC接触以在每个所述I/O终端和对应的一个所述测试仪信道之间提供第一传导路径来传导在它们之间的信号，所述方法包括如下步骤a适配所述互连系统来提供第二传导路径；b提供多根第一导线，每根对应于所述测试信道中的一个独立信道；以及c对所述多个测试仪信道中的每个测试仪信道；c1使所述互连系统接触测试仪信道对应的第一导线，其中该对应的第一导线与第一和第二传导路径形成了在所述测试仪信道和所述备用信道间的第一信号路径，c2使得所述测试仪信道通过所述第一信号路径反复发送它的输出信号作为所述备用信道的输入信号，以及c3与子步骤c2同时，使得所述备用信道在所述时钟信号边缘之后用一固定的延迟取样它的输入信号。
2.根据权利要求1中的所述方法，其特征在于，其中步骤c还包括如下的子步骤c4与子步骤c2和c3同时，调节该测试仪信道的校准延迟使得测试仪信道把所述输出信号发送到所述备用信道，它的输出信号边缘在所述时钟信号中的一个时钟信号后进行了延迟，这样，备用信道在所述输出信号边缘附近取样该输出信号。
3.根据权利要求2中的所述方法，其特征在于，还包括如下步骤。d提供多根第二导线；以及e随着步骤c，使所述互连系统接触所述第二导线，其中该互连系统和所述第二导线在测试仪信道对之间提供第二信号路径。
4.根据权利要求3中所述的方法，其特征在于，还包括如下的步骤f随着步骤e，对每个所述的对f1使所述对的一个测试仪信道通过所述信号路径把具有输出信号边缘的输出信号发送到该对的另一测试仪信道，以及f2与子步骤f1同时，调节该对的所述另一测试仪信道的校准延迟，使它在所述输出信号边缘附近取样该输出信号。
5.根据权利要求1中的所述方法，其特征在于，其中所述多根所述第一导线是在所述半导体晶片上完成的。
6.根据权利要求1中的所述方法，其特征在于，其中所述多根第一导线，是在与所述半导体晶片不同的校准晶片上完成的。
7.根据权利要求3中的所述方法，其特征在于，其中所述多根第一导线和所述多根第二导线是在所述半导体晶片上完成的。
8.根据权利要求3中的所述方法，其特征在于，其中所述多根第一导线和所述多根第二导线是在不同于所述半导体晶片上的校准晶片上完成的。
9.一种用于校准集成电路(IC)测试仪的定时和互连系统的方法，其中，IC测试仪有多个用于测试在半导体晶片上完成的IC的测试仪信道，其中该晶片有多个输入/输出(I/O)终端，每个I/O终端对应所述测试仪信道中独立的一个，其中，该测试仪包括用于把一系列时钟信号边缘发送到测试仪信道和发送到备用信道的装置，其中测试仪信道和备用信道各包括用于发生这样一种输出信号的装置，此输出信号的边缘在任何所述时钟信号边缘接收之后具有一个驱动延迟，该驱动延迟包括可编程驱动延迟和可调驱动校准延迟，该装置还用于在任何所述时钟信号边缘之后用包括可编程比较延迟和可调节比较校准延迟的比较延迟取样输入信号，以及其中互连系统与所述IC接触以在每个所述I/O终端和它的对应的测试仪信道之间提供第一传导路径来传导它们之间的信号。所述方法包括如下步骤a、提供用于测量在时钟信号边缘和任何一个所述测试仪信道中的输出信号边缘之间的时间间隔；b、适配所述互连系统来提供第二传导路径；c、提供多根第一导线，各对应于所述测试仪信道中的一个信道；d、对所述多个测试仪诸信道中的每个测试仪信号；d1.使所述互连系统接触测试仪信道对应的第一导线，其中该对应的第一导线与该第一和第二传导路径形成了在所述测试仪信道和所述测量电路之间的第一信号路径，d2.使所述测试仪信道产生随着所述时钟边缘的输出信号边缘，其中该第一信号路径传输作为输入信号边缘的所述输出信号边缘到所述测量电路，以及d3.使所述测量单元测量在所述时钟信号边缘和它的通过所述第一信号路径到达的它的输入信号边缘之间的间隔。
10.根据权利要求9中的所述方法，其特征在于，步骤d还包括如下子步骤。d4.与子步骤d2和d3同时，调节测试仪信道的校准延迟使得所述测量单元测量特定持续时间的间隔。
11.根据权利要求10中所述的方法，其特征在于，还包括如下步骤e、提供多根第二导线；以及f、在步骤d之后，使所述互连系统接触所述第二导线，其中该互连系统和所述第二导线在测试仪信道对之间提供第二信号路径。
12.根据权利要求11中的所述方法，其特征在于，还包括如下步骤g、对每对所述对g1.使所述对的一个测试仪信道通过所述信号路径把具有输出信号边缘的输出信号发送到该对的另一测试仪信道，以及g2.与子步骤g1同时，调节该对的所述另一测试仪信道的校准延迟，这样，它在所述输出信号边缘附近取样输出信号。
13.根据权利要求9中的所述方法，其特征在于，其中所述多根所述第一导线是在所述半导体晶片上完成的。
14.根据权利要求9中的所述方法，其特征在于，其中所述多根第一导线是在不同于所述半导体晶片的校准晶片上完成的。
15.根据权利要求11中的所述方法，其特征在于，其中所述多根第一导线和所述多根第二导线是在所述半导体晶片上完成的。
16.根据权利要求11中的所述方法，其特征在于，其中所述多根第一导线和所述多根第二导线是在不同于所述半导体晶片的校准晶片上完成的。
全文摘要
揭示了一种用于晶片级集成电路(IC)测试仪的定时校准系统。为了调节每个测试仪信道的比较校准延迟，一互连系统顺序地把测试仪信道连接到在“校准”晶片上的互连区，而不是待测晶片上的IC，每个互连区提供把待校准的信道连结到备用信道的路径。随着校准中信道的可编程驱动延迟以及备用信道的可编程比较和比较校准延迟被设定到标准值，校准中信道的驱动校准延迟被调节到能把测试信号边缘发送到接近于当备用信道对它取样时的备用信道。
文档编号H01L21/66GK1437711SQ01811457
公开日2003年8月20日 申请日期2001年3月28日 优先权日2000年6月20日
发明者C·A·米勒 申请人:佛姆法克特股份有限公司