叠层中的垂直电互连的利记博彩app

专利名称：叠层中的垂直电互连的利记博彩app
技术领域：
本发明涉及具有至少两个相互部分或全部重叠的叠置层的存储器和/或数据处理器件，其中所述层由衬底支撑或通过交替地形成所述叠置层的夹层结构的自支撑结构，并且其中叠层中的至少两层包括电连接到至少另一层和/或衬底中存储器和/或处理电路的存储器和/或处理电路；以及制造这种器件的方法。
现代的电子微电路通常在一系列的处理步骤中一层接一层地形成在硅芯片上，其中绝缘层将通过各种淀积和腐蚀技术构图和处理包括含金属材料、绝缘材料和半导电材料的各层分开。整体地使结构保证位于衬底中和衬底顶部层中的元件和分支电路之间的电连接。称为通路(vias)的这些连接，通常为金属柱或线，穿透一个或多个将要连接部件分离开的插入材料层。这种通路可以在层形成工艺期间制成，或通过穿过层产生沟槽(例如通过腐蚀)之后将金属栓塞填充到沟槽内使它们插入已存在的各层中。
目前现有技术的硅芯片包含20-30个掩蔽步骤，包含直接或间接连接到通路的构图的金属内层引线的各层数量通常为3-5。每个通路需要在要横贯或连接的每个层中占据一定量的区域除了通路自身的金属横界面之外，在它周围必须设置有缓冲区，将通路与不能直接接触通路的相邻电路绝缘开，必须考虑为构图每层限定的精度以及构图掩模的对准精度。
以上提及的现有技术已证明通常适用于以上提到的形成在硅衬底上的器件，这里层和通路的数量少而适量，超高精度的光刻(lithography)技术为芯片制造工艺的整体部分。然而，通路为整个制造工艺中相当复杂的结构，影响了产量和成本。此外，对于竞争激烈的大商家，希望在未来的几年中对于电子数据处理和存储器件能出现完全新型的器件结构和制造方法。这种新结构的共同特征是它们在含非常大量层的致密叠层中引入薄膜电子器件。在许多情况中，这些器件能够通过大规模生产技术例如薄聚合物衬底上进行的卷装进出(roll-to-roll)工艺制造。在本文中，传统的通路连接技术在技术上完全不适合并且成本高。
本发明的主要目的是提供一种在引入含相互部分或完全重叠的两片或多片或膜形功能部分的叠层的存储器和/或处理器件中，在各层之间和/或各层和下衬底之间产生电互连的方法和技术措施。
本发明的另一目的是提供一种当这种片或膜形功能部分的数量变大，通常超过5-10时能够实现的方法和技术措施。
本发明的再一目的是提供一种当通过大规模低成本技术制造这种片或膜形功能部分和组装器件时能够实现的方法和技术措施。
根据本发明可以实现以上提到的器件和方法的各目的和其它特点和优点，器件的特征在于所述层相对设置使邻近的层至少在所述器件的一个边缘上形成交错结构，所述结构中至少两层的边缘形成一组有角度或倾斜的台阶，其中每个台阶具有对应于每层的高度，并且提供至少一个边缘电导体越过一层的边缘并一次下降一个台阶，能够连接到交错结构中任何层中的一个电导体；方法的特征在于包括步骤连续地添加所述各层，一次一层使各层形成交错结构；每层提供有至少一个电接触焊盘，用于连接到一个或多个层间边缘连接体。
在根据本发明器件的一个优选实施例中，包括至少一个电导体，该电导体越过所述交错结构的边缘并电连接到两层或更多甚至多个邻接层的层间导体，一次越过一个台阶。
在所述连接中，优选所述层间导体形成越过台阶直到邻接层以上和/或向下到邻接层以下的电导体之间的电连接。
在根据本发明方法的第一优选实施例中，所述层提供在支撑衬底上，并将所述交错结构形成阶梯形金字塔。
在方法的第二优选实施例中，所述层提供在支撑衬底上，所述交错结构形成为倒置的金字塔，每个所述层借助所述边缘电连接体越过一个台阶连接到所述衬底。
最后，在根据本发明的方法中，优选在选自下面的一个工艺形成所述边缘连接体即，光刻、干蚀刻、喷墨印刷、丝网印刷、软(soft)光刻、电解或原位转换。
现在参考附图详细介绍本发明，其中

图1a示出了这里称为“金字塔”型的通用(generic)器件的侧视图。它由位于安装在基底衬底上分离但相互粘接的片或膜层上的叠置功能单元组成。给定层上表面上的电路电连接到该片露出的边缘区域上的局部接触焊盘。
图1b和1c示出了与图1a中侧视图一致的两个备选结构的俯视图。在图1b中，结构在一个方向为台阶状，在图1c中为两个方向。
图2示出了与图1a所示结构类似的结构，但现在每层的边缘为倾斜或锥形。
图3示出了与图1c所示结构类似的结构，但现在多个接触焊盘提供在每个台阶上，产生修补(patching)内层和层间连接的可能性。
图4a-c示出了与图1a所示结构类似的结构，但此时叠层为自支撑，即没有支撑衬底。
图4d也示出了一个自支撑结构。此时每层的两个侧边分别设置通路。
图5a-e示出了产生图1a所示类型结构的制造步骤的一个例子。
图6a-d示出了产生图1a所示类型结构的制造步骤的另一个例子。此时，一次制成一个台阶，以至与例如边缘连接的制造中使用高清晰度光刻时限制的场深度一致。
图7示出了这里称为“倒金字塔”型的通用器件的侧视图。与金字塔型器件一样，它由位于分离但安装在基底衬底上的粘接片的叠置功能单元组成。然而此时，叠层中每层的面积随与衬底的距离增加而增加。每层具有到衬底内/衬底上指定焊盘的分离通路。
图8a-g示出了产生图7所示类型结构的制造顺序的一个例子。
图9a-b示出了分别对应于“金字塔”和“倒金字塔”，通过与叠层中各层平面倾斜的角度构图，用适当的场深度要求和相应的高分辨率可以获得横跨叠层边缘上连接器的构图。
图10示出了现有技术无源矩阵布局。
图11a-m示出了叠置的无源矩阵寻址存储器的制造步骤的一个例子。为简化起见，示出的器件仅有2个字线、3个位线和3个存储层。
根据本发明，越过叠层的台阶形或倾斜的边缘产生叠层中各层之间和/或所述层与支撑衬底之间的电连接，如图1a-c中示意性的所示。
图1a示出了叠层的侧视图，其中共同的连接器提供了衬底中露出的接触焊盘和叠层的台阶上露出导体之间的电接触。
图1b示出了图1a中叠层的俯视图，每个给定层中露出的接触焊盘通过层间导体电连接到该层中电路的特定部分。在图中，顶层中的电路显示为用交叉平行线画出阴影的区域。后者当然表示一个或多个物理分离的部件或电路的网络，显示在图中的到衬底的两个连接通路连接到层间电路的不同部分。
图1c示出了也与图1a中侧视图一致的不同叠层的俯视图。此时，叠层在两个相互垂直的方向中步进，增加了露出的台阶面积，用于连接目的以及分散开衬底上接触焊盘的位置。显然，在3，4，5等方向中交替台阶形结构的数量可以按这里介绍的原则直接延伸。
为了减少连接体爬升给定台阶的位置处电气连接断裂的危险，台阶可以环绕在边缘或形成缓坡，参见图2。
图1和2中所示的普通边缘连通性可以由单个电极淀积步骤(参考图5e)或淀积操作顺序(参考图6b-d)之一实现。在后一种情况中，每个淀积操作包括越过总边缘高度的较小部分，例如边缘结构中的单个台阶，跨越几个台阶的电连接的连续性通过连续淀积的电极之间的重叠获得。
叠层中每层自身为层状结构的子层，含导线管、有源电路和功能材料，例如用于数据存储目的的存储体。根据选择的技术，在制成叠层之前，每层可以预制在支撑膜部件上，或者通过一个或一系列的淀积工艺淀积到叠层自身的表面上构成。在前一种情况中，每层具有的厚度下限由支撑膜的结构强度限定，与预制和叠层添加工艺期间受到的应力有关。在后一种情况中，层厚度可以较小，小到单层的厚度范围。
虽然可以将本发明的原则与现有的穿透通路结合，但应该注意某些突出的特点将两种性质分开-在本发明中，叠层中垂直的连通性以及层内接线可以在叠层中的各层已设置之后在制造操作中获得，增加了选择制造策略(材料兼容性问题；器件的定制，例如后层叠)的灵活性。
-在本发明中，不需要腐蚀、钻孔或类似的操作穿过叠层中的各层开出连接槽。
-本发明提供了低成本、大规模操作例如基于聚合物器件的卷装进出制造，朝大规模制造叠层器件的实用方向发展。
随着使用无机、低聚物或聚合物的基于薄膜的有源电路进入商业电子的主流，期望具有“智能”层的叠层器件，即具有单独的处理能力的各层将能随时得到。除了增强了叠层概念中固有的可能性，这意味着总线型边缘连接承载了在叠层上整体分布的信息并由计划的那些层选择性地选取信息。另一方面，本发明的互连概念涉及含有不带译码电路的各片或各层的叠层，其中提供到这些片的指定边缘连接。后者的极端情况为所有的层都“沉默”(dumb)，每层具有在电缆连接的位置其它处驱动支撑衬底或电路上的电路的指定电连接。在下文中，各层中可能的电容量的这些不同方面不再进行进一步的详细说明，是由于根据本发明的解决措施的适当选择对本领域中的技术人员来说是显而易见的。
在更细致地讨论涉及的优选实施例之前，先指出本发明的一些通用方面这些例子显示在图1、2和3中。通过分配用于接触目的的层的边缘区域建立叠层中给定层上的边缘连接，在一系列的台阶中相互排列叠层中的各层。叠层仅在一个方向中呈台阶状，如图1b所示，或者可以在两个或更多方向中呈台阶状(参考例如图1c)。在制造接触期间，这些台阶露出，但随后由涂层等保护。
通过技术范围进行施加内层和/或层到衬底接触线，从大量生产、低成本到精确、高成本。如果精度没有成本重要，那么就可以优选印刷技术(喷墨、丝网、冲压、静电淀积)，条件是如此产生的边缘导体必须能够越过叠层中的各台阶。在高密度的器件中，必须高精度地限定边缘连接体，不仅是它们连接到给定层的台阶上小的接触区域，而且是它们爬升叠层的边缘并侵占每边尽可能小的区域。由此，叠层的单个边缘含有上百个或上千个爬升边缘的平行导体(由于实际的原因，这里仅在图中示出了单个或几个导线)。
高精度地形成边缘连接体的技术包括用湿或干蚀刻的先刻技术，以及微粒研磨、高精度冲压例如“软光刻”和电解。大多数高分辨率技术的共同之处为限定的景深(depth of field)，限制了每个台阶的高度和/或能在单个制造步骤中电桥接的台阶数量。此时，可以使用一个单独提供的共同的导体(电源；总线...)，如图5所示，其中图5a示出了形成叠层之前的衬底，电路连接到接触焊盘。
图5b示出了绝缘层如何未掩蔽能化学或电干扰叠层的部分衬底，使接触焊盘露出。第一层电路施加到绝缘层上，接触焊盘靠近边缘。
图5c示出了在施加了在第二绝缘层和连接靠近边缘的焊盘的随后的电路之后的状态。
图5d示出了施加第三绝缘层和电路之后的叠层，露出的接触焊盘沿楼梯形边缘依次设置。
图5e示出了如何沿台阶上的每一行连接焊盘施加导线，将这些焊盘连接到衬底中的连接焊盘。
单个步骤施加中间层和层-衬底连接可以由图6a-d中所示的逐个步骤代替图6a示出了带电路和连接焊盘的衬底，与图5a的类似。
图6b示出了施加了绝缘层，电路和连接焊盘位于顶部。
图6c示出了衬底中的连接焊盘和叠层中第一层边缘处的对应焊盘之间建立了电连接。
图6c示出了施加了顶部有电路的第二绝缘层之后的状态，电路借助连接焊盘连接到下面台阶露出的导体上。
图6d类似地示出了已形成了叠层中的第三层，电连接到下面的层并从那连接到衬底。
以此方式，在每个接触操作中仅越过每个台阶的高度，可以随意重复以获得任何需要的总叠层高度。另一方案显示在图9a-b中这里，设置叠层一边上的各台阶以呈现线性倾斜。可以看出，通过以倾斜的角度处理边缘，可以对在叠层的整个高度上应用导体的区域的需要深度制得很小。不需要规则的台阶高度，参考图9a。
为了使叠层中各层的可用区域最大，由台阶露出部分占据的任何给定层上的区域可以保持很小，但这肯定对易于制造器件不利浅台阶使接触工序的公差较小，使叠层的边缘倾斜更陡。当需要通过以斜交角施加导体产生边缘连接的一些情况中，后一方案已证实不利(参考以上的图9a-b)。在台阶变无限浅的极限情况中，叠层具有一个直边，必须通过延伸到该层边缘的电布线并提供横向地距该边缘的露出的电接触材料接触给定层中的电路。
请参考图7。此时，在衬底上一层接一层地形成叠层，衬底提供物理支撑并且它的表面上有电接触区，如图所示。每个随后的层在台阶形边缘延伸超出前一层，通常使每层的总面积随与衬底的距离增加。除了为每层提供直接接触衬底中可能的驱动电路之外，当衬底为硅芯片时，衬底中的导线借助显示的接触焊盘将叠层中的各层相互电连接。
用于倒金字塔型的叠层的制造顺序的一个例子显示在图8a-g中，其中具体地图8a示出了带连接焊盘的衬底，图8b示出了已添加绝缘层，衬底的掩蔽部分由叠层覆盖，但接触焊盘露出，图8c示出了在第一叠层中施加一组电极之后的状态，电极连接到衬底上第一列接触焊盘，图8d示出了第二绝缘层如何未掩蔽第一层电极，留下第二层和随后层的电极露出在衬底上，图8e示出了施加了第二层电极组，从衬底上的连接焊盘爬升了两个台阶，图8f示出了施加了第三绝缘层之后的状态，衬底上第三层连接焊盘露出，以及图8g示出了施加最后一组电极，提供了到衬底中适合的连接焊盘的电连接。
可以看出，后一工序提供了到叠层中各层的单独接触，与图5和6示出的例子相反。
如图4a-d所示，可以不用支撑衬底形成叠层，具有结合基于以上衬底变型所讨论的直接延伸推导出的性质。自支撑结构的特别之处是增加了到露出边缘的接触，提供了两侧接触的机会，如图4d所示。
无源矩阵布局显示在图10中该布局提供了简单、致密的结构，提供了位于字线和位线之间交叉点处的寻址单元，并且用于包括存储器件和显示器的应用中。
具体地，本例的优选实施例集中在存储器件，但基本原则也适用于其它类型的器件交叉点电极将存储材料的整个层夹在中间，存储单元形成在字线和位线的每个交点之间的体积内。通过激活在该单元交叉的字线和位线电极可以写入、读取和擦除给定的单元(在图10中，激活线显示在暗色中)。包含夹在字线和位线之间的存储材料片的存储矩阵在每个方向中包含上百或上千个这种线，并在肉眼可见距离上(毫米到厘米)横向延伸。然而，该结构的厚度通常很小，为微米数量级以下。通过在含有一个矩阵的每层与叠层中其它层的串扰电绝缘的单片电路结构中相互的顶部叠置这种矩阵，可以获得存储单元极高的体密度。
在大规模矩阵的高密度叠层中，必须连接到适宜驱动电路的器件中矩阵线的数量非常大。如果叠层中的各层无源，那么用于开关、多路复用、检测或处理的所有有源电路位于支撑衬底中，叠层中各层和衬底之间的之间电连接数量可与器件中矩阵线的总数相比较，制造也极其重要。
图11a-m示出了如何在一系列的制造步骤中制造无源矩阵器件的致密叠层的例子，提供了到衬底的高密度电连接。在本例中，各层中的对应字线连接到公共导体，同时为每层提供单独的位线组。
图11a示出了淀积叠层之前的衬底，接触焊盘露出。
图11b示出了带绝缘层的衬底，以保护不受衬底和叠层之间电或化学干扰。
图11c示出了叠层中用于第一层的位线已设置，连接到衬底中第一行位线连接焊盘。
图11d示出了功能材料膜，此时为具有存储能力的膜，已淀积在位线的顶部。
图11e示出了字线已设置，连接到衬底中的一行字线连接焊盘。
图11f示出了绝缘层施加之后的状态，未掩蔽衬底中第一行位线连接焊盘并完成了叠层中第一存储器件。
图11g示出了第二存储器件的位线已施加以连接到衬底中的第二行位线焊盘。
图11h示出了具有存储能力的膜已施加在位线顶部。
图11i示出了字线已施加，并连接到下面层中露出的字线段，由此接触到衬底中的接触焊盘。
图11j示出了绝缘膜已施加，未掩蔽衬底中第二行位线焊盘。
图11k示出了叠层的第三存储矩阵中位线的补充部分已施加，连接到衬底中第三行位线焊盘。
图11l示出了具有存储能力的膜已施加在位线顶部。
图11m示出了叠层中第三存储矩阵器件提供有连接到下面层中露出字线段的位线，提供了到衬底中字线接触焊盘的向下电接触。
显然，以上制造步骤的详细说明仅代表根据形成叠置的存储矩阵系列的本发明的几个备选工艺中的一个。由此，在某些情况中优选在单个步骤中形成字线，通过类似于图5a-e中显示的工艺。类似地，施加图11k所示的位线意味着在单个制造步骤中各层的数量必须协商。如果这代表一个问题，那么存在备选例如图9b中所示，或与图6a-d中所示类似地使用配置到较低台阶的顺序连接。
权利要求
1.一种存储器和/或数据处理器件，具有至少两个相互部分或完全重叠的叠层，其中所述层由衬底支撑或通过交替地形成所述叠置层的夹层的自支撑结构，并且其中叠层中的至少两层包括电连接到至少另一层和/或所述衬底中的存储器和/或处理电路的存储器和/或处理电路，特征在于所述层相互关联设置，使邻接层在所述器件的至少一个边缘形成交错结构，所述结构中至少两层的边缘形成一组倾角或倾斜的台阶，其中每个台阶具有对应于每层厚度的高度，并且提供至少一个边缘电导体越过一层的边缘并一次下降一个台阶，能连接到交错结构中随后的任何层中的电导体。
2.根据权利要求1的存储器和/或数据处理器件，特征在于提供所述至少一个导电体越过所述交错结构的边缘，并电连接到两层或更多甚至多个邻接层的层间导体，一次越过一个台阶。
3.根据权利要求2的存储器和/或数据处理器件，特征在于所述层间导体形成越过台阶直到上面的邻接层和/或向下到下面的邻接层的电导体之间的电连接。
4.一种存储器和/或数据处理器件的制造方法，所述器件具有至少两个相互部分或完全重叠的叠层，其中所述层由衬底支撑或通过交替地形成所述叠置层的夹层的自支撑结构，并且其中叠层中的至少两层包括电连接到至少另一层和/或衬底中的存储器和/或处理电路的存储器和/或处理电路，其中方法的特征在于包括以下步骤连续地添加所述各层，一次一层使各层形成交错结构；提供的一层或多层具有至少一个电接触焊盘，该电接触焊盘用于连接到一个或多个层间边缘连接体。
5.根据权利要求4的方法，特征在于所述层提供在支撑衬底上，并将所述交错结构形成阶梯形金字塔。
6.根据权利要求4的方法，特征在于所述层提供在支撑衬底上，所述交错结构形成为倒金字塔，每个所述层借助所述边缘电连接体越过一个台阶连接到所述衬底。
7.根据权利要求4的方法，特征在于在选自下面的一个工艺形成所述边缘连接体即，光刻、干法腐蚀、喷墨印刷、丝网印刷、软光刻、电解、静电淀积或原位转换。
全文摘要
在具有至少两个叠置层的存储器和/或数据处理器件中，该叠置层由衬底支撑或形成夹层的自支撑结构，其中所述层包括具有层间的相互连接和/或相互连接到衬底中的电路的存储器和/或处理电路，各层相互关联设置，使邻接层在器件的至少一个边缘形成交错结构，并提供至少一个边缘电导体越过一层的边缘并一次下一个台阶，能连接到叠层中随后的任何层中的电导体。一种制造这种器件的方法包括以下步骤连续地添加所述各层，一次一层使各层形成交错结构，提供的一层或多层具有至少一个电接触焊盘，该电接触焊盘用于连接到一个或多个层间边缘连接体。
文档编号H01LGK1418374SQ01806547
公开日2003年5月14日 申请日期2001年3月15日 优先权日2000年3月15日
发明者P·-E·诺达尔, H·G·古德森, G·I·雷斯塔德, G·古斯塔夫森 申请人:薄膜电子有限公司