专利名称：集成电路及其形成方法
本申请要求在2000年12月9日申请的韩国专利申请No.2000-74914的优先权，这里引证供参考。
参见
图1，半导体衬底10包括(作为)单元区、核心(core)区和外围区。掩蔽图形(未示出)形成在半导体衬底10上，以暴露隔离区。掩蔽图形可以是氧化物层和氮化硅层的叠层。利用掩蔽图形作为掩模，将露出的半导体衬底10蚀刻到一定深度，以形成沟槽t1和t2。沟槽t1形成在单元区中，沟槽t2用于在核心区和外围区中限定PMOS晶体管区域。沟槽t1和t2是利用等离子体的干蚀刻形成的。
干蚀刻可产生硅晶格缺陷和损伤沟槽t1和t2的内表面。通常，为减少这种硅晶格缺陷和损伤，可通过热氧化沟槽t1和t2的内表面形成侧壁氧化层12。而且，形成侧壁氧化层12可去除在沟槽t1和t2中产生的与上述鸟嘴效应有关的尖角。
接着，可在侧壁氧化层12上形成氮化硅内衬14。氮化硅内衬14可减少由于与半导体衬底10和沟槽t1和t2中的氧化硅层相关的各个热膨胀系数之间的差产生的应力。
在半导体衬底10上淀积介电材料，如高密度等离子体(HDP)氧化物，以完全填充沟槽t1和t2。然后，在HDP氧化物和掩蔽图形上进行化学机械抛光(CMP)工艺，以暴露半导体衬底10的表面，在沟槽t1和t2中形成STI层16，这就完成了常规STI结构。
然而，上述具有常规STI结构的半导体器件将引起以下问题。参见图2A和2B，MOS晶体管中的高能或“热”载流子可穿透侧壁氧化层12进入STI层16。穿入STI层16的N型带电载流子如电子30可聚集在氮化硅内衬14与侧壁氧化层12的界面上和氮化硅内衬14中，如图2A所示。由于侧壁氧化层12的厚度而使电子30可在界面被捕获。当电子30的密集区聚集在界面时，可在STI层16的边界与电子30相对地感应正空穴32，如图2A所示。
如图2B所示，由于多数载流子是电子30，因此在N沟道场效应晶体管(N-FET)的n型结区26a和26b之间不能形成通过半导体衬底10的导电通路。然而，在STI层16的边界空穴32可提供电连接p型结区28a(与金属氧化物半导体(MOSFET)24的栅极相关)和28b(与相邻MOSFET相关)的电流通路I。虽然STI结构位于p型结区28a和28b之间，但是漏电流可由于在集成电路的老化之后能产生例如增加的维持(standby))电流的电流通路I而增加。
而且，在P-FET的沟道区与电子30被捕获的氮化硅内衬14相邻的情况下，在P-FET的沟道区中可感应空穴，由此影响P-FET的操作。并且，当P-FET导通时感应的空穴不容易去除，因此在P-FET截止之后保留下来。因而，可减小P-FET的沟道长度，这可以降低有关P-FET的阈值电压和击穿电压。
发明内容
根据本发明的实施例可提供具有浅沟槽隔离(STI)结构的集成电路。依照这些实施例，集成电路衬底可包括在集成电路衬底中彼此隔开的第一和第二相邻p型掺杂区。集成电路衬底中的沟槽位于第一和第二相邻p型掺杂区之间。沟槽中的绝缘层具有侧壁，其中在侧壁上没有减小集成电路衬底和绝缘层之间的应力的层。
在根据本发明的一些实施例中，在沟槽中的介电材料直接位于侧壁上。在根据本发明的一些实施例中，沟槽是第一沟槽，侧壁是第一侧壁，绝缘层是第一绝缘层。第一和第二相邻n型掺杂区在集成电路衬底中彼此隔开。第二沟槽位于第一和第二相邻n型掺杂区之间的集成电路衬底中。第二沟槽中的第二绝缘层具有第二侧壁。第二侧壁上的衬层可减少集成电路衬底和第二绝缘层之间的应力。
在根据本发明的一些实施例中，介电材料是第一介电材料，第二介电材料位于衬层上的第二沟槽中。在根据本发明的一些实施例中，侧壁没有氮化硅。在根据本发明的一些实施例中，集成电路包括核心区、外围区和与核心区和外围区隔开并具有比核心区和外围区大的集成电路器件密度的单元区，第一沟槽位于外围区和核心区之一中。第二沟槽位于单元区中。
在根据本发明的一些实施例中，集成电路包括核心区、外围区和与核心区和外围区隔开并具有比核心区和外围区大的集成电路器件密度的单元区。沟槽位于核心区和外围区与单元区之间。
在根据本发明的一些实施例中，集成电路包括核心区、外围区和与核心区和外围区隔开并具有比核心区和外围区大的集成电路器件密度的单元区。沟槽位于核心区和外围区之一中。
依据根据本发明的方法实施例，在集成电路衬底中形成彼此隔开的第一和第二相邻p型掺杂区。在第一和第二相邻p型掺杂区之间的集成电路衬底中形成沟槽。在具有侧壁的沟槽中形成绝缘层，其中侧壁不含有减少集成电路衬底和绝缘层之间的应力的层。
图2A是表示与n型区相邻的并且其间具有常规STI结构的NMOS晶体管的剖视图。
图2B是表示与p型区相邻的并且其间具有常规STI结构的NMOS晶体管的剖视图。
图3A-3E是表示根据本发明实施例的集成电路和形成具有STI结构的集成电路的方法的剖视图。
图4-6是表示根据本发明实施例的集成电路和形成具有STI结构的集成电路的方法的剖视图。
在附图中，为清楚起见扩大了层的厚度和区域。应当理解，当如层、区域或衬底等元件表示为在另一元件“上”时，是指直接位于该另一元件上或者也可能存在中间元件。当元件被公开是“直接”位于另一元件上时，是指没有中间元件存在。虽然这里参照半导体衬底公开了根据本发明的实施例，但是应当明白根据本发明的实施例可采用任何类型的集成电路衬底。附图中相同标记表示相同元件。
参照图3A，在半导体衬底10上形成基底氧化物层102和氮化硅层104。可以是含有杂质的硅衬底的半导体衬底10被定义为具有其中可形成存储器件的单元区和其中可形成PMOS晶体管的核心区和外围区。根据图3A，A1表示单元区，A2表示核心区和外围区。
在根据本发明的一些实施例中，形成的基底氧化物层102的厚度在70-160埃的范围内，形成的氮化硅层104的厚度在约1300至1600埃的范围内。利用公知光刻工艺蚀刻氮化硅层104和基底氧化物层102，以暴露半导体衬底100的预隔离区，由此形成掩蔽图形。这里的“预隔离区”指的是用于确定单元区、核心区和外围区的区域，及在各个区域中形成的隔离结构。
通过用掩蔽图形作掩模，将半导体衬底100蚀刻到在约0.1-1.5μm的范围内的深度、优选蚀刻到在约0.24-0.26μm的范围内的深度，形成第一和第二沟槽106a和106b。第一和第二沟槽106a和106b用于形成浅沟槽隔离(STI)结构。第一沟槽106a可提供在单元区A1中所形成的器件之间的隔离，第二沟槽106b可提供在核心区和外围区A2中所形成的器件之间的隔离。
第一沟槽106a形成在可用器件致密地填充的单元区A1中。相应地，第一沟槽106a的宽度可以比在核心区和外围区A2中所形成的第二沟槽106b的宽度窄。第一和第二沟槽106a和106b可利用结合等离子体的干蚀刻形成。干蚀刻可产生晶格缺陷并损伤第一和第二沟槽106a和106b的表面。例如，干蚀刻可导致在第一和第二沟槽106a和106b中的侧壁底部形成尖角。
根据图3B，通过热氧化第一和第二沟槽106a和106b的内表面，在第一和第二沟槽106a和106b中形成侧壁氧化物层108。侧壁氧化物层108可覆盖硅晶格缺陷和对第一和第二沟槽106a和106b的损伤。例如，侧壁氧化物层108可使第一和第二沟槽106a和106b的侧壁底部的尖角平滑。在根据本发明的一些实施例中，形成的侧壁氧化物层108的厚度在约20至240埃的范围内，优选在约20-50埃的范围内。
在侧壁氧化物层108上形成释压内衬110。该释压内衬110可缓解由与硅半导体衬底100和沟槽106a和106b中的介电材料相关的各个热膨胀系数之间的差别产生的应力。释压内衬110还可以减少缺陷穿透第一和第二沟槽106a和106b。在根据本发明的一些实施例中，释压内衬110是可形成为厚度在约50-100埃的范围内的氮化硅层或氮氧化硅层。
根据图3C，利用公知光刻工艺在单元区中形成光刻胶图形112。露出核心区和外围区A2。去掉核心区和外围区A2上的释压内衬110，以便侧壁氧化物层108上没有释压内衬110。在根据本发明的一些实施例中，优选利用各向同性蚀刻法，蚀刻释压内衬110。在根据本发明的一些实施例中，各向同性蚀刻是采用磷酸溶液的湿蚀刻或采用各向同性气体的干蚀刻。
根据图3D，利用公知方法去掉光刻胶图形112。在得到的半导体衬底100上形成厚度大于约6000埃的绝缘层114，以填充第一和第二沟槽106a和106b。在根据本发明的一些实施例中，绝缘层114是具有好的填充特性的HDP绝缘层。绝缘层114被致密化以减少在后续的CMP工艺期间损失的沟槽106a和106b中的绝缘层114的上部。在根据本发明的一些实施例中，致密化工艺是在高于约900℃的温度下进行的。
根据图3E，在绝缘层114、释压内衬110、氮化硅层104和基底氧化物层102上进行CMP工艺，直到露出半导体衬底100的表面为止，由此提供第一和第二STI结构120a和120b。
根据本实例，去掉核心区和外围区A2中的第二STI结构120b的释压内衬110。结果，可减少在第二STI结构120b的内缘捕获的负电荷的量，由此减少在第二STI结构120b的外缘感应的正电荷。结果是，在相邻PMOS晶体管的相邻p型掺杂区204之间不会产生漏电流通路。
核心区和外围区A2中的第二STI结构120b的区域和尺寸可以比单元区中的第一STI结构120a的大。因而，即使进行热处理，由与衬底和沟槽中的氧化硅层相关的各个热膨胀系数的差产生较小的应力。因此，虽然第二STI结构120b没有释压内衬110，但是在热处理过程中可减少第二STI层120b上的应力。
在根据本发明的另一些实施例中，只在核心区和外围区中的PMOS晶体管之间形成第二STI结构120b。此外，第一STI结构120a(具有释压内衬110)则形成在单元区和用于在核心区和外围区的不在PMOS晶体管之间的区域中提供隔离的区域中。
在根据本发明的这些实施例中，制造方法基本上与上面参照图3A-4公开的方法相同，只是形成了用于去掉释压内衬110的光刻胶图形112，以便只在相邻PMOS晶体管之间确定沟槽。其它步骤可与上述公开的那些步骤相同。根据图5，参考标记A3表示在单元区、核心区和外围区中形成非PMOS晶体管的区域。参考标记A4表示在其中形成有PMOS晶体管的区域。
在根据本发明的一些实施例中，如图6所示，在半导体衬底100上形成基底氧化物层102和氮化硅层104。在氮化硅层104上形成抗反射膜250，以减少在接下来的光刻工艺中从氮化硅层104的反射。在根据本发明的一些实施例中，抗反射膜250是氮氧化硅(SiON)层，其厚度在约600至700埃的范围内。
利用公知光刻工艺蚀刻抗反射膜250、氮化硅层104和基底氧化物层102，以暴露半导体衬底100的预隔离区。利用氮化硅层104作掩模，将半导体衬底100蚀刻到在约0.1-1.5μm的范围内的深度，由此形成第一和第二沟槽106a和106b。第一沟槽106a形成在单元区A1中或除了提供PMOS晶体管之间的隔离的A3内的那些部分以外的区域A3中。第二沟槽106b形成在核心区和外围区A2中或用于提供核心区和外围区中的相邻PMOS晶体管之间的隔离的区域A4中。在氮化硅层104上形成抗反射膜250可防止在光刻工艺中出现开槽现象。
如上面公开的，在根据本发明的实施例中，提供核心区和外围区之间或核心区和外围区中的PMOS晶体管之间的隔离的STI结构被形成得没有释压内衬。可减少被捕获或保留在STI结构的内边界上的负电荷的量，并减少了在STI层的外边界感应的正电荷的量。结果，在相邻PMOS晶体管的相邻p型掺杂区之间没有产生电流通路，并且可保护与PMOS晶体管相关的阈值电压和击穿电压。相反，形成在单元区中和相邻n型掺杂区之间的STI结构包括释压内衬。
在附图和说明书中，已经公开了本发明的实施例，虽然采用了特定术语，但是使用它们只是概括性的和示意性的，不是起限制目的的，本发明的范围在下面的权利要求书中描述。
权利要求
1.一种集成电路，包括集成电路衬底；在集成电路衬底中彼此隔开的第一和第二相邻p型掺杂区；在第一和第二相邻p型掺杂区之间的集成电路衬底中的沟槽；和在具有侧壁的沟槽中的绝缘层，其特征在于，侧壁上不含有减少集成电路衬底和绝缘层之间的应力的层。
2.根据权利要求1的集成电路，还包括直接形成在侧壁上的沟槽中的介电材料。
3.根据权利要求1的集成电路，其特征在于，沟槽包括第一沟槽，侧壁包括第一侧壁，绝缘层包括第一绝缘层，集成电路还包括在集成电路衬底中彼此隔开的第一和第二相邻n型掺杂区；在第一和第二相邻n型掺杂区之间的集成电路衬底中的第二沟槽；和在具有第二侧壁的第二沟槽中的第二绝缘层；和在第二侧壁上用于减少集成电路衬底和第二绝缘层之间的应力的衬层。
4.根据权利要求3的集成电路，其特征在于，介电材料包括第一介电材料，集成电路还包括在第二沟槽中的衬层中的第二介电材料。
5.根据权利要求1的集成电路，其特征在于，侧壁没有氮化硅。
6.根据权利要求3的集成电路，还包括集成电路衬底的核心区；集成电路衬底的外围区；和集成电路衬底的单元区，与核心区和外围区隔开并具有比核心区和外围区更大的集成电路器件密度，其特征在于，第一沟槽位于外围区和核心区之一中，第二沟槽位于单元区中。
7.根据权利要求1的集成电路，还包括集成电路衬底的核心区；集成电路衬底的外围区；和集成电路衬底的单元区，与核心区和外围区隔开并具有比核心区和外围区更大的集成电路器件密度，其特征在于，沟槽位于核心区和外围区与单元区之间。
8.根据权利要求1的集成电路，还包括集成电路衬底的核心区；集成电路衬底的外围区；和集成电路衬底的单元区，与核心区和外围区隔开并具有比核心区和外围区更大的集成电路器件密度，其特征在于，沟槽位于核心区和外围区之一中。
9.一种集成电路，包括集成电路衬底；集成电路衬底的核心区；集成电路衬底的外围区；集成电路衬底的单元区，与核心区和外围区隔开并具有比核心区和外围区更大的集成电路器件密度；在集成电路衬底的外围区和核心区之一中的第一沟槽；在具有第一侧壁的第一沟槽中的第一绝缘层，其中第一侧壁没有减少集成电路衬底和第一绝缘层之间的应力的层；在集成电路衬底的单元区中的第二沟槽；在具有第二侧壁的第二沟槽中的第二绝缘层；和在第二侧壁上用于减少集成电路衬底和第二绝缘层之间的应力的衬层。
10.根据权利要求9的集成电路，其特征在于，第一沟槽位于第一和第二相邻p型掺杂区之间，并且第二沟槽位于第一和第二相邻n型掺杂区之间。
11.根据权利要求9的集成电路，还包括直接形成在第一侧壁上的第一沟槽中的第一介电材料；和在第二侧壁上用于减少集成电路衬底和第二绝缘层之间的应力的衬层；和直接在衬层上的第二介电材料。
12.一种形成集成电路的方法，包括在集成电路衬底中形成彼此隔开的第一和第二相邻p型掺杂区；在第一和第二相邻p型掺杂区之间的集成电路衬底中形成沟槽；和在具有侧壁的沟槽中形成绝缘层，其特征在于，侧壁没有减少集成电路衬底和绝缘层之间的应力的层。
13.根据权利要求12的方法，还包括直接在侧壁上形成沟槽中的介电材料。
14.根据权利要求12的方法，其特征在于，沟槽包括第一沟槽，侧壁包括第一侧壁，绝缘层包括第一绝缘层，该方法还包括在集成电路衬底中形成彼此隔开的第一和第二相邻n型掺杂区；在第一和第二相邻n型掺杂区之间的集成电路衬底中形成第二沟槽；在具有第二侧壁的第二沟槽中形成第二绝缘层；和在第二侧壁上形成减少集成电路衬底和第二绝缘层之间的应力的衬层。
15.一种形成集成电路的方法，包括在集成电路衬底的核心区和外围区之一中形成第一沟槽；在与核心区和外围区相邻的集成电路的单元区中形成第二沟槽，第二沟槽窄于第一沟槽；在第一和第二沟槽中形成绝缘层；在第一和第二沟槽中的绝缘层上形成衬层；在第二沟槽上形成掩模，露出第一沟槽；和从第一沟槽上去掉衬层，并避免从第二沟槽去掉衬层，以减少集成电路衬底和第二沟槽中的绝缘层之间的应力。
16.根据权利要求15的方法，其特征在于，形成第一沟槽之前是在集成电路衬底上形成抗反射层。
17.根据权利要求15的方法，其特征在于，形成第一沟槽包括在集成电路衬底中的彼此隔开的第一和第二相邻p型掺杂区之间的外围区和核心区之一中形成第一沟槽。
18.根据权利要求17的方法，其特征在于，掩模露出形成正金属-氧化物-半导体(PMOS)区的集成电路的部分。
19.根据权利要求17的方法，其特征在于，形成第一沟槽包括形成深度在约0.1-1.5μm的范围内的第一沟槽。
20.根据权利要求17的方法，其特征在于，形成衬层包括形成厚度在约50-100埃的范围内的氮化硅层和氮氧化硅层之一。
21.一种具有浅沟槽隔离(STI)结构的半导体器件，包括具有多个沟槽的半导体衬底，沟槽提供其中包括存储器件的半导体衬底的单元区与包括PMOS晶体管的半导体衬底的核心区和外围区之间的隔离；在多个沟槽的内表面上的侧壁氧化物层；在单元区的至少一个沟槽的侧壁氧化物层上的释压内衬；和在多个沟槽中的介电材料。
22.根据权利要求21的半导体器件，其特征在于，侧壁氧化物层的厚度为约20-240埃。
23.根据权利要求21的半导体器件，其特征在于，释压内衬包括氮化硅层或氮氧化硅层。
24.根据权利要求21的半导体器件，其特征在于，介电材料包括高密度等离子体电介质层。
25.一种制造具有STI结构的半导体器件的方法，包括提供定义为其中形成存储器件的单元区和其中形成PMOS晶体管的核心区和外围区的半导体衬底；在半导体衬底上形成掩蔽图形以露出用于确定半导体衬底的单元区、核心区和外围区并提供各个区域中的器件之间的隔离的预定区域；通过用掩蔽图形做掩模将半导体衬底的露出部分蚀刻到预定深度，形成多个沟槽；在多个沟槽的内表面上形成侧壁氧化物层；在其中的多个沟槽中的侧壁氧化物层上形成多个释压内衬；去掉PMOS晶体管之间的多个沟槽的选定的一个上的释压内衬；淀积介电材料以完全填充多个沟槽；和通过化学和机械抛光介电材料、释压内衬和掩蔽图形，形成STI层。
26.根据权利要求25的方法，其特征在于，侧壁氧化物层是通过热氧化半导体衬底形成的。
27.根据权利要求25的方法，其特征在于，释压内衬包括氮化硅层或氮氧化硅层。
28.根据权利要求25的方法，其特征在于，利用各向同性蚀刻去掉选择区域的释压内衬。
29.根据权利要求25的方法，其特征在于，选择区域包括核心区和外围区中的PMOS晶体管之间的沟槽。
30.根据权利要求25的方法，其特征在于，选择区域包括核心区和外围区。
31.根据权利要求25的方法，还包括在淀积介电材料和化学和机械抛光介电材料、释压内衬和掩蔽图形之间使介电材料致密化。
32.根据权利要求31的方法，其特征在于，通过在高于约900℃的温度下热处理介电材料使介电材料致密化。
33.根据权利要求25的方法，其特征在于，形成掩蔽图形包括在半导体衬底上形成基底氧化物层；在基底氧化物层上形成氮化硅层；和构图氮化硅层和基底氧化物层，以暴露预定区域。
34.根据权利要求34的方法，还包括在形成氮化硅层和构图以暴露预定区域之间，在氮化硅层上形成抗反射膜，其特征在于，在构图以暴露预定区域时，构图抗反射膜以暴露预定区域。
全文摘要
一种集成电路衬底包括彼此隔开的第一和第二相邻p型掺杂区。集成电路衬底中的沟槽位于第一和第二相邻p型掺杂区之间。沟槽中的绝缘层具有侧壁,其特征在于,侧壁没有减少集成电路衬底和绝缘层之间的应力的层。
文档编号H01L21/8242GK1359145SQ01139698
公开日2002年7月17日 申请日期2001年12月7日 优先权日2000年12月9日
发明者吴容哲, 秦教英 申请人:三星电子株式会社