专利名称：横向多晶硅pin二极管及其制造方法
技术领域：
本发明涉及P型区-本征区-N型区(PIN)二极管，具体地涉及一种各导电区横向设置的二极管结构。
背景技术：
对于大量应用而言，电子开关是关键，尤其是在非常多用户的无线电1-2GHz市场中用于在接收和传送电路之间切换移动电话中的天线。好的开关必须具有若干重要特性。首先，当开关开启时电阻应当小。其次，当开关关闭时绝缘应当好。最后，开关应当能控制足够强度的信号而不使其失真(即，与其内部状态相比，信号自身不引起开关另外开启或关闭)。
在高频方面已经非常成功的一种开关是PIN二极管，它包括夹在P型和N型区之间的本征或“I”区。当此二极管被反向偏置时(与N型区相比较P型区处于负电压)，开关关闭。当二极管正向偏置时，开关导通。另外，大量的电荷存储在器件的“I”区。此电荷用于两个目的-它帮助减小开关的电阻，并且因为必须去除电荷以关闭开关，所以它减缓了开关可以从开启到关闭的速度。这是重要的，因为这意味着经过开关的高频信号不会影响开关自身的开启/关闭状态(即大信号振幅不会将开关关闭)。因而，好的PIN二极管性能的一个重要方面是储存电荷的量。储存电荷的量又涉及两个数值I区的体积；以及I区内载流子的寿命。
在本领域中，标准的是制造包括大I区的单独而离散的PIN二极管。然而，消费者愈加要求集成的解决方案。因为成本、可靠性和小型化的原因，消费者需要将开关直接放在实现其RF传送器和接收器的芯片上，以制造完全的或部分的系统芯片(systems-on-a-chip)。
RF技术的当前状态，例如硅锗BiCMOS，趋向于在基板顶部上的薄外延层内形成所有的晶体管和其它线路前端(front-end-of-the-line)器件。现有技术限制了I区的大小，因而通过外延层的厚度限制了诸如垂直设置的PIN二极管的现有技术的电荷容量。典型地，该工艺以一基板开始，重度掺杂的N+型辅集电极层被注入该基板中。在该N+型层上生长一薄的通常小于1微米的外延层。N+型层向上扩散留下最多0.5微米的层以构成I区。只不过没有足够的材料厚度以在PIN二极管内通过在垂直方向上生长I层而制造大的I区。
需要一种PIN二极管，它具有能被结合进现代RF工艺中的充分大的I区。
需要一种这样的PIN二极管，它能利用当前制造这种RF器件的技术中的典型的加工步骤制造。于是这种PIN二极管将采用当前的工艺步骤而基本上无偿获得。
其它目的和优点将从下面的公开中更加显而易见。
发明内容
本发明提供一种改良而新颖的横向PIN二极管结构，此结构横向扩展本征区进而扩展电荷存储面积。
本发明通过将二极管设置在氧化层上而提供减小的寄生电容。
本发明提供一种横向PIN二极管，它包括大晶粒多晶硅并具有形成在厚氧化物隔离层上的扩展的本征区。
参照图2，本发明提供一扩展的电荷存储区，横向PIN二极管包括第一导电类型的第一半导体层(1)；形成在所述第一半导体层的主表面上的场隔离部件(2)；形成在所述场隔离部件的主表面上方和上面的第二半导体层(4)，其中所述第二半导体层包括N型、本征和P型区，本征区位于所述N型和所述P型区之间并与之毗邻；形成在所述第二半导体层的主表面上的氧化物膜(7)；以及形成在所述氧化物膜的主表面上的掩膜组件(maskingmodule)，该掩膜组件选择性地可以是发射极组件，其中所述掩膜组件在所述本征区上方对准，掩膜组件遮蔽N型和P型区的边缘。
本发明提供一扩大电荷存储的横向PIN二极管，它选择性地包括穿过所述场隔离组件形成的与所述第一半导体层连通的开口，其中所述第二半导体层的一部分填充选择性开口并毗邻第一半导体层。
本发明规定，PIN装置在第一实施例中包括大晶粒硅，在优选实施例中包括单晶硅。
本发明提供一种制造具有扩大的I区的PIN二极管的方法，使得其可以被结合进现代RF工艺中。本发明中电流横向而非竖向流动，并且通过扩大P和N区间的横向尺寸而增大I区。
本发明使用典型RF器件制造的常规的工艺步骤，使得大部分PIN二极管可以用现有的工艺无偿获得。本发明无偿使用若干这样的步骤。首先，PIN二极管的主体由为双极晶体管的基极和/或FET的栅极而设置的层制造。然后，本发明中发射极组件用于在二极管的P和N接触部的后续注入的过程中遮蔽I区。
本发明将多晶硅用作制造PIN主体的初始材料。因为载流子可以在晶界复合，所以多晶硅不具有长的载流子寿命。这用于减少存储的电荷，这与我们制造大I层的意图相悖。
本发明的第一实施例提供一PIN，它被集成进RF芯片中并用传统的加工步骤无偿获得。此实施例提供一次注入以使多晶硅非晶化，然后提供一退火步骤以将其重新生长为大晶粒多晶硅以减小晶界并增加载流子寿命。
在本发明的第二实施例中，使构成PIN二极管层的多晶硅穿过下部介电层中的开口而接触单晶基板。非晶化并退火多晶硅。单晶硅的表面用作在称作固相外延生长的工艺中引发PIN二极管层再结晶成单晶硅的籽层。于是，将使PIN二极管的I层具有高的载流子寿命。
通过在隔离氧化物(或其它电介质)层顶上的其自己的层内形成PIN二极管，而不是将PIN二极管形成在主体硅中的优点，本发明还提供减小的寄生电容。
从下面的详细描述中，本领域的技术人员将会更容易地明白本发明的其它目的和优点，下面的详细描述简单地借助于对实现本发明所认为最佳方式的说明而示出并描述了本发明的优选实施例。将认识到，在不背离本发明的情况下，本发明可以是其它和不同的实施例，并且在各种显而易见的方面，它的各种细节可以修改。因而，本质上，该描述将被认为是说明性的而非限制性的。
本发明将从下文结合附图的详细说明中得以最好地理解。需要强调的是，根据一般的习惯，附图的各个部件没有定标。相反，为了清晰，各个部件的尺寸被无偿放大或减小。包括在附图中的是下列各图图1说明传统的PIN二极管；图2说明第一实施例中的横向PIN二极管；图3-6说明本发明的PIN结构的第二实施例的制造步骤；以及图7说明完成布线的横向扩展的本征PIN二极管。
具体实施例方式
对图加注了附图标记以说明执行本发明的所选实施例和优化模式。在各图中，相似的如图标记指代相似的部件。应当理解的是，本发明并不因此而受限于图中所描述的这些方面。
实施例1现在参照图2。第一种方案来自外延基极的双极晶体管工艺，例如硅锗BiCMOS技术。当约2800的氧化物层2设置在顶部表面上时，半导体基板1是标准的。基极多晶硅(base polysilicon)用于形成PIN二极管的主体，并被适当掩蔽和掺杂以产生N+3、本征(I)4和P+5区。发射极-基极钝化层7用于形成多晶硅的钝化层，以通过使用高质量热氧化物界面来帮助减小表面复合。发射极多晶硅6形成防止将来的注入进入二极管主体的掩膜层。在此多晶硅层上，确定用于PIN二极管主体的每个侧部上的P+和N+注入的掩膜边缘。现有技术的PIN二极管被外延层厚度限制在约0.5的I区，该二极管在该外延层中形成。通过横向布置I区，本发明实现了在宽度上约5-10微米的I区。在优选实施例中，发射极组件多晶硅和发射极-基极钝化层遮蔽了注入，因而确定了I区。这一实施例来自BiCMOS工艺。然而，在不需要具有发射极组件的地方，包括临时光掩膜的其它结构可以被替代。因而，为了本公开的目的，术语“发射极组件(emitter module)”和掩膜组件(masking module)被可互换地用于描述为了注入的目的而掩蔽和定义I区的边缘的结构。
众所周知，多晶中的晶界将比单晶硅中的引发更高的复合。然而，在PIN二极管的情形中，只要漏导依然是可接受的，器件干扰的减少仍将导致更好的性能。诸如氢退火的特殊技术可被用于减少复合中心，或者另一种方案是通过在600-650℃的长时间退火的晶粒尺寸生长。通过例如非晶化该层，然后在中间温度退火，晶粒尺寸可以增大。
实施例2在备选实施例中，通过发射极-基极钝化层，可以使用额外的掩膜以开放单晶基极上的基极多晶硅区。于是可以沉积和退火用于钝化层的非晶硅层。这导致非晶硅自单晶基极上的籽区的外延横向生长。这导致减少复合电流的单晶结构。在与第一实施例相似的方式中，可以在顶部形成钝化和掩膜层，且P+和N+注入可以被限定在二极管主体的相对端内。
现在借助图3，叙述用于第二实施例的制造的步骤顺序。此叙述涉及基板是硅的优选实施例。因而，叙述硅专用方法，例如硅专用隔离和工艺步骤。然而，需要理解的是，本发明可以在除了硅的其它基板上实现，并可以使用适合于其它基板的方法，包括适当隔离和加工步骤。因而，叙述将被理解成说明性的而非限制性的。
提供一层单晶半导体材料1。单晶层可以包括块状基板或可以包括外延层。此层的材料可以包括硅或砷化镓。场隔离层2涂覆在半导体层1上。场隔离层优选地包括厚氧化物，典型地是从约1000至约5000厚的且优化的是2800厚的二氧化硅。与硅加工兼容的其它介电膜可以使用，例如氮化硅。本发明的一个方面是，此电介质可以作为诸如浅槽(shallow trench)或LOCOS的隔离氧化物。在当前描述的实施例中，我们采取选择在电介质上形成开口3。进行掩蔽，使得开口在被形成时将直接在后续形成的PIN二极管主体的一侧。典型地，开口将被设置为距离PIN二极管主体的边缘约1至约10微米。穿过电介质2刻蚀开口3一直向下到硅1。为了形成横向PIN二极管主体，沉积和构图多晶硅膜4。在出现开口3的地方，必须构图此膜，使得它进入开口3并接触下部的硅1。在本工艺的最有效的注入中，将与现存的BiCMOS加工步骤(FET栅极多晶硅层、双极基极层、或在双重多晶基极加工中的双极非本征基极接触层)共享膜4。于是，此膜在此工艺中“无偿”获得。
可选的是，多晶硅膜4的晶粒结构被扩大。例如硅或锗的非掺杂物种被注入膜4内，以破坏晶体结构并使之非晶化。退火步骤将该膜再结晶成大晶粒多晶硅。当可选开口3出现时，从开口3开始而朝构图边缘的端部横向发展，硅表面1将导致膜4经受固态外延生长而成单晶硅。晶粒尺寸的控制允许增加的电荷载流子的寿命。
现在参照图4描述发射极组件的制造。考虑到加工效率，这些步骤可以与BiCMOS工艺中用于形成双极晶体管的多晶硅发射极的步骤结合。于是，这些步骤“无偿”来自该工艺。在多晶硅膜上形成SiO2层7。优选地，此层＞300，且更优选地它应当为约500厚。层7应当是原生的或热氧化物，而不是沉积的。沉积多晶硅膜9，该膜通常约1000-5000厚。构图膜9，产生等于PIN二极管主体的所需横向尺寸的宽度，通常为1-10微米。I区横向尺寸的上限由固相外延工艺的有效距离决定。膜9可以被除多晶硅以外的材料的沉积和构图取代，例如其它的电介质或临时光致抗蚀剂膜。这种替换性步骤将不能从典型的BiCMOS工艺中“无偿”获得。
现在，参照图5，描述PIN的N区6和N注入(implant)10的形成。涂覆例如光致抗蚀剂13的临时掩膜，并将重度n型掺杂剂(例如磷或砷)注入到二极管主体的一侧。被选择的具体侧是设计选择的事。膜4中最终的掺杂剂浓度应当超过1×1018原子/厘米3。为了加工效率，注入步骤可以与例如CMOS NFET的源极/漏极注入步骤共享，于是它可以在BiCMOS工艺中“无偿”获得。“无偿”来自双极晶体管或BiCMOS工艺的顶部多晶硅9用于遮蔽注入10使之不能进入更下部的硅膜4，PIN二极管的主体区，于是将注入自对准PIN二极管主体的一个边缘。
参照图6，描述PIN的P区15和P注入11的制造。涂覆例如光致抗蚀剂14的临时掩膜，并将例如硼的重度p型掺杂剂注入到二极管主体的一侧。除了它必须是注入n型掺杂剂的一侧的相对侧外，注入p型掺杂剂的一侧是非实质性的。被选择的具体侧是设计选择的事。膜4中最终的掺杂剂浓度应当超过1×1018原子/厘米3。为了加工效率，注入步骤可以与例如CMOS PFET的源极/漏极注入步骤共享，于是它可以在BiCMOS工艺中“无偿”获得。“无偿”来自双极晶体管或BiCMOS工艺的顶部多晶硅9用于遮蔽注入11使之不能进入更下部的硅膜4，PIN二极管的主体区，于是将注入自对准PIN二极管主体的一个边缘。注意，多晶硅9屏蔽了区域5，该区域5于是成为PIN二极管的本征区。
现在，参照图7，描述完成的PIN二极管。
在晶圆上形成其它器件的后续加工步骤之后，可以将电接触部放置在将横向PIN二极管与其它器件电连接的地方。为了良好的电连接，通过在金属沉积前使用短时间的湿法刻蚀浸渍(例如在氢氟酸内，HF)，可以在接触部下方立即除去下部硅/大晶粒多晶硅层顶部的氧化物膜。可选的是，为了更好的接触，接触部下方的硅/大晶粒多晶硅可以被硅化(用钛或钴沉积，接着退火以与硅化学反应)。Ti或Co硅化物的形成在任何现代硅加工设备中是一标准工艺步骤，因而此处不描述。
于是，从本公开内容中获益的本领域的技术人员将意识到，本发明可以制造扩大的横向PIN二极管。另外，需要理解的是，所示和所述的本发明的形式将被当作当前的优选实施例。可以对每个加工步骤作各种修改和变化，对从本公开内容中获益的技术人员这是明显的。以下的权利要求被解释为包含所有这样的修改和变化，因而将在说明性而非限制性的意义上考虑本说明书和附图。此外，所附权利要求包括替换性实施例。具体地，以具体到硅工艺的术语公开本发明，并要求保护其权利要求。然而，需要理解的是，本发明可以以除硅以外的半导体材料实现。
权利要求
1.一种横向P型区-本征区-N型区二极管，包括大晶粒多晶硅，并具有形成在厚氧化物隔离层上的扩大的本征区。
2.一种横向P型区-本征区-N型区二极管，包括半导体基板；形成在所述半导体基板的主表面上的场隔离部件；在所述场隔离部件的主表面上方和上面形成的P型区-本征区-N型区二极管主体，其中所述P型区-本征区-N型区二极管主体包括N型、本征和P型区，且其中所述本征区位于所述N型和所述P型区之间并与之毗邻；形成在所述P型区-本征区-N型区二极管主体的主表面上的氧化物膜(7)；以及形成在所述氧化物膜的主表面上的掩膜组件，其中所述掩膜组件在所述本征区上对准，并且其中所述掩膜组件具有在其中确定的N型和P型边缘注入，其中每个所述注入与所述第二半导体层的相应类型区贴近。
3.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述半导体基板包括单晶材料。
4.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述单晶材料从包括硅和砷化镓的组中选出。
5.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述半导体基板来自于硅双极晶体管或BiCMOS工艺。
6.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述场隔离部件包括与硅加工兼容的电介质材料。
7.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述场隔离部件包括从包括二氧化硅和氮化硅的组中选出的材料。
8.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述场隔离部件包括隔离氧化物。
9.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述隔离氧化物从包括浅槽隔离和LOCOS的组中选出。
10.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述场隔离部件穿过其中选择性地形成至少一个与所述半导体基板连通的开口。
11.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述PIN二极管主体包括大晶粒多晶硅。
12.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述PIN二极管主体包括单晶硅。
13.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述N型、本征和P型区共面。
14.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述本征区的宽度从约1至约10。
15.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述本征区的长度从约1至约10。
16.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述氧化物膜包括SiO2。
17.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述氧化物膜的厚度从约300至约1000。
18.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述掩膜组件大致具有与所述本征区相同的横截面。
19.根据权利要求2所述的横向P型区-本征区-N型区二极管，其特征在于，所述掩膜组件是发射极组件。
20.一种制造横向P型区-本征区-N型区二极管的方法，包括步骤提供半导体基板；在所述半导体基板的主表面上制备电介质隔离层；在所述电介质隔离层的主表面上形成二极管主体；在所述二极管主体上形成硅兼容性隔离层；在所述的硅兼容性隔离层上形成掩膜组件；以及在与所述二极管主体的电连接部内形成导体。
21.根据权利要求20所述的制造横向P型区-本征区-N型区二极管的方法，其特征在于，所述半导体基板来自于硅双极晶体管或BiCMOS工艺。
22.根据权利要求20所述的制造横向P型区-本征区-N型区二极管的方法，其特征在于，所述半导体基板是外延层。
23.根据权利要求20所述的制造横向P型区-本征区-N型区二极管的方法，其特征在于，形成二极管主体包括步骤在所述电介质隔离层上形成并构图第一多晶硅膜；将非掺杂原子注入所述第一多晶硅膜中，其中，所述原子使所述多晶硅非晶化；以及退火所述多晶硅，其中，所述退火再结晶所述多晶硅，形成大晶粒多晶硅。
24.根据权利要求20所述的制造横向P型区-本征区-N型区二极管的方法，其特征在于，形成二极管主体包括步骤穿过所述电介质隔离层刻蚀开口，其中所述开口显露所述半导体基板的上表面；在所述电介质隔离层上形成并构图第一多晶硅膜，其中所述多晶硅进入所述开口并接触所述半导体基板的所述上表面；将非掺杂原子注入所述第一多晶硅膜中，其中，所述原子使所述多晶硅非晶化；以及退火所述多晶硅，其中所述半导体表面导致固态外延生长，其中所述多晶硅经受横向再生长，形成大致单晶的硅。
25.根据权利要求20所述的制造横向P型区-本征区-N型区二极管的方法，其特征在于，所述非掺杂原子包括硅或锗。
26.根据权利要求20所述的横向P型区-本征区-N型区二极管，其特征在于，所述掩膜组件是发射极组件。
27.根据权利要求20所述的制造横向P型区-本征区-N型区二极管的方法，其特征在于，形成所述发射极组件包括在所述硅兼容性隔离层上形成并构图第二多晶硅膜，其中所述第二多晶硅膜的横截面大致等同于所述本征区的所需横截面；掩蔽并注入第一导电型离子，其中第一导电型区形成在所述二极管主体内，且第一导电型注入形成在所述发射极组件内；以及掩蔽并注入第二导电型离子，其中第二导电型区形成在所述二极管主体内，且第二导电型注入形成在所述发射极组件内，且其中所述二极管主体的所述第一和所述第二导电型区被毗邻的未掺杂的本征区分隔开。
28.横向P型区-本征区-N型区二极管由根据权利要求20所述的方法制造。
全文摘要
本发明公开了一种具有横向延伸的I区的P型区－本征区－N型区二极管。本发明还提供了一种制造本发明的P型区－本征区－N型区二极管的方法,该方法与诸如硅锗BiCMOS工艺的现代RF技术兼容。
文档编号H01L29/868GK1357926SQ0113853
公开日2002年7月10日 申请日期2001年11月15日 优先权日2000年12月12日
发明者戴维·R·格林伯格, 戴尔·K·杰达斯, 塞沙德里·萨班纳, 基思·M·沃尔特 申请人:国际商业机器公司