专利名称：分离式位线结构的非挥发性半导体存储单元的利记博彩app
技术领域：
本发明是有关于一种半导体存储单元，且特别有关于一种分离式位线结构的非挥发性半导体存储单元。
如
图1A与图1B分别为普通闪存的位线连接方式的结构图与电路图，由图1A可看出其中闪存由下而上依次形成一N型基底10、一深P井12以及一N井区14，并在N井区14内部形成多个存储单元晶体管，我们以其中一个存储单元晶体管16为例，其包括由一漏极18、一栅极20以及一源极22所构成，上述漏极18与源极22由一N型离子区域所构成，而栅极又由上面连接栅极电压的控制栅极24与下面储存电子的浮动栅极26所构成，至于源极22下面则由一P型离子区域28所包围。然后一位线30分别贯穿到每一源极(例如22)与P型离子区域(例如28)。由于位线贯穿到源极与P型离子区域，使得源极与N井几乎等电位，甚至与N型基底10、深P井12的电位都相当，因此在图1B的对应电路我们可以看出位线30不但连接到源极也连接到基底。
上述内存存储单元都制造在相同的一个N井区14，当对一个内存存储单元进行编程(写入)运作时，位线所提供的电源能量将会影响到连接相同位线但未被选取的内存存储单元，例如位线(源极)输入5V，而字符线(栅极)输入0V，但在其它未选取的内存存储单元漏极(连接到N井区)将会存在略低于5V左右的电压。这使得具有N个区段(Sectors)，每一个区段具有M个字符线(即内存存储单元数目)，将在自身的区段部分形成M-1个干扰，而在其它区段形成M*P/E cycle times(周期数，即每一区段编程的平均干扰次数)*(N-1)，因此整个编程(写入)位线干扰为M*P/E cycle times*(N-1)+(M-1)。
相同的，在进行抹除时，也有抹除位线干扰的情形，所不同的在于抹除为整区段进行，而非一个个进行，当漏极端加入-8V电压时，也将使得整个N井区电压维持在-8v左右，因此对于其它区段部分产生抹除位线干扰有P/E cycle times(周期数)*(N-1)。
上述编程(写入)位线干扰或抹除位线干扰，将会直接影响到内存存储单元的数据的储存能力，而造成数据流失情形，此外位线连接到每一个内存存储单元的源极与P型离子区域(或称为浅P井区(Shallow P-well))，将在源极端形成一寄生电容(如图1B的32)，因此在读取时，这些电容将造成较大的位线负载(BL Loading)，因此使得读取速度降低。
本发明的另一目的，再提出另一种分离式位线结构的非挥发性半导体存储单元，更能进一步效减少编程(写入)位线干扰或抹除位线干扰。
本发明提供一种分离式位线结构的非挥发性半导体存储单元，包括一多重结构基底、多个存储单元晶体管、至少一位线选择组件、至少一隔离区、一主位线以及至少一次位线所构成。
其中，多重结构基底由下而上依次形成一N型基底、一深P井以及一N井；多个存储单元晶体管，位于N井内部，并以数个存储单元晶体管为一区段；至少一位线选择组件，位于N井内部，且位于存储单元晶体管每一区段之间，用以控制任一区段存储单元晶体管的运作；至少一隔离区，位于每一区段存储单元晶体管与位线选择组件之间；一主位线，电性连接到位线选择组件一端；以及至少一次位线，分别电性连接到每一区段的所有存储单元晶体管与位线选择组件另一端。
由于使用位线选择组件来控制次位线电压，所以对于没有选择到的区段的存储单元晶体管的位线电压为浮动(Floating)，其存储单元晶体管为无运作状态，所以其它区段不会产生寄生电容，因此可以解决位线负载的产生。
其中，上述每一存储单元晶体管具有一源极区，一栅极区以及一漏极区，源极区是由一N型离子构成，且具有一P型离子区，包围于源极区与栅极区底部。而源极区与P型离子区以一电性短路连接在一起，例如以一金属接触贯穿源极区与P型离子区，或者以一金属将暴露出的源极区与P型离子区连接一起。至于漏极区可设计由N型离子构成，连接于P型离子区。或者由一N-离子区与一N+离子区构成，其中N-离子区位于N+离子区与P型离子区之间。或者由一N-离子区与一N+离子区构成，其中N-离子区包围于N+离子区外围，并与P型离子区连接。或者漏极由一N型场氧化层与一N+离子区构成，其中N型场氧化层位于N+离子区与P型离子区之间。
另外，主位线与次位线可为一金属或金属化合物，而每一区段的存储单元晶体管例如设定为16个或者16个以上。在运作时每一存储单元晶体管的一栅极区、一源极区与一漏极区分别施一字符线电压、一位线电压与一漏极电压，当执行一抹除操作时，字符线电压为一高准位电压，漏极电压为一准位相对低于该字符线电压的电压，位线电压保持悬浮状态，深P井区电压为准位相对低于该字符线电压的电压；当执行一编程操作时，字符线电压为一低准位电压，位线电压为一准位相对高于字符线电压的电压，漏极保持悬浮状态，深P井区电压也为一准位相对高于字符线电压；以及当执行一读取操作时，字符线电压为一较高准位电压，漏极电压为一相对低于字符线电压的电压，位线电压的准位相对低于漏极线电压，P井区电压也为一准位相对低于漏极线电压的电压。
此外，本发明也提供一种分离式位线结构的非挥发性半导体存储单元，由一多重结构基底、多个存储单元晶体管、至少一位线选择组件、至少一隔离区、一主位线以及至少一次位线所构成。
其中，多重结构基底，由下而上依次形成一N型基底、一深P井以及一复合式井区，其中复合式井区由一P井与一N井并排构成；多个存储单元晶体管，位于N井内部，以数个存储单元晶体管为一区段；至少一位线选择组件，位于P井内部，且位于该些存储单元晶体管每一区段之间，用以控制任一区段存储单元晶体管可以运作；至少一隔离区，位于P井与N井之间，用以分别隔离每一区段存储单元晶体管与位线选择组件；一主位线，电性连接到位线选择组件一端；以及至少一次位线，分别电性连接到每一区段的所有存储单元晶体管与位线选择组件另一端。
在此，我们将多重结构基底的最上端由一P井与一N井并排构成复合式井区，然后使位线选择组件位于P井，而存储单元晶体管位于N井，而避免普通共享一个N井情形，所以更能进一步减少其段区段所产生编程(写入)位线干扰或抹除位线干扰。
其中，上述每一存储单元晶体管具有一源极区，一栅极区以及一漏极区，源极区由一N型离子构成，且具有一P型离子区，包围于源极区与栅极区底部。而源极区与P型离子区以一电性短路连接在一起，例如以一金属贯穿源极区与P型离子区，或者以一金属将暴露出的源极区与P型离子区连接一起。至于漏极区可设计由N型离子构成，连接于P型离子区。或者由一N-离子区与一N+离子区构成，其中N-离子区位于N+离子区与P型离子区之间。或者由一N-离子区与一N+离子区构成，其中N-离子区包围于N+离子区外围，并与P型离子区连接。或者漏极由一N型场氧化层与一N+离子区构成，其中N型场氧化层位于N+离子区与P型离子区之间。
另外，主位线与次位线可为一金属或金属化合物，而每一区段的存储单元晶体管例如设定为16个或者16个以上。在运作时每一存储单元晶体管的一栅极区、一源极区与一漏极区分别施一字符线电压、一位线电压与一漏极电压，当执行一抹除操作时，字符线电压为一高准位电压，漏极电压为一准位相对低于该字符线电压的电压，位线电压保持悬浮状态，深P井区电压为准位相对低于该字符线电压的电压；当执行一编程操作时，字符线电压为一低准位电压，位线电压为一准位相对高于字符线电压的电压，漏极保持悬浮状态，深P井区电压也为一准位相对高于字符线电压；以及当执行一读取操作时，字符线电压为一较高准位电压，漏极电压为一相对低于字符线电压的电压，位线电压的准位相对低于漏极线电压，P井区电压也为一准位相对低于漏极线电压的电压。
本发明的特征分离式位线结构的非挥发性半导体存储单元，先以主位线与次位线连接以一位线选择组件控制，而使选定的区段的次位线与主位线等电位，所以避免上述位线负载的产生。
再者，本发明又利用不同P井与N井上，形成位线选择组件与存储单元晶体管，以有效隔开每一区段共享同一N井情形，所以更能进一步效减少编程(写入)位线干扰或抹除位线干扰。
10N型基底 12深P井14N井区16存储单元晶体管18漏极 20栅极22源极 24控制栅极26浮动栅极 28P型离子区域30位线 32寄生电容50多重结构基底 52、54存储单元晶体管56位线选择组件 58主位线60次位线62N型基底64深P井 66N井68隔离区70、72区段74、76存储单元晶体管78、80P型离子区域82位线选择组件 84源极86次位线 100多重结构基底102、104存储单元晶体管106位线选择组件108隔离区110主位线 112次位线114N型基底 116深P井118复合式井区 120P井122N井 124区段126位线选择组件一端128位选择组件的另一端130N井 132位线选择组件200源极区 202栅极区204漏极区 206控制栅极208浮动栅极210P型离子区220N-离子区222N+离子区
224P型离子区 230N-离子区232N+离子区234P型离子区240N型场氧化层 242N+离子区244P型离子区 300源极区302P型离子区 304、306金属308源极区 310P型离子区400栅极区 402源极区404漏极区 406深P井区408浮动栅极410P型离子区我们可以看出其包括一多重结构基底50、多个存储单元晶体管(例如52与54)、至少一位线选择组件56(例如为一P信道MOS晶体管)、至少一隔离区68(例如使用氧化层所造成隔离)、一主位558以及至少一次位线60所构成。
其中多重结构基底50由下而上依次形成一N型基底62、一深P井64以及一N井66，存储单元晶体管52与54位于N井66内部，并以16个、32个、64个等以上为一区段来作为区分的单位(如图中52与54等存储单元晶体管为一区段70，而74与76等存储单元晶体管为另一区段72)。位线选择组件56(例如图中以P信道MOS晶体管)位于N井66内部，且插入到存储单元晶体管每一区段之间，用以控制任一区段存储单元晶体管的运作，并设计一隔离区68位于存储单元晶体管52与位线选择组件56之间，用以做为隔离。主位线58则以电性连接到位线选择组件56的一端78(P型离子区域)，至于次位线60则电性连接到每一区段的所有存储单元晶体管(例如70那一区段的存储单元晶体管52的源极84)与位线选择组件56的另一端80(P型离子区域)。其中上述主位线与次位线的材料可为一金属或是金属化合物。
接着，我们以图2A的结构说明可以解决位线负载的产生，在此我们对主位线58提供0V电压，我们假设要读取存储单元晶体管52，则我们可控制位线选择组件56导通，而另一控制位线选择组件82不导通，而使次位线60与主位线58等电位，但次位线84为悬浮状态，所以对如存储单元晶体管74与76那一区段72没有选择到的区段，所有的存储单元晶体管为无运作状态，所以不会产生寄生电容，因此不会在未选取的区段别上有位线负载的产生，减低了读取操作时主位线58的负载效应。
但是上述结构使用同一N井，进行编程操作时，主位线58提供5V电压后，仍会在N井上形成约5V的电压，所以对具有N个区段(Sectors)，每一个区段具有M个字符线，将在自身的区段部分形成M-1个干扰，而在其它区段形成M*P/E cycle times(周期数，即每一区段编程的平均干扰次数)*(N-1)，因此整个编程(写入)位线干扰为M*P/E cycle times*(N-1)+(M-1)。
相同的，在进行抹除时，也有抹除位线干扰的情形，所不同的在于抹除为整区段进行，而非一个个进行，因此对于其它区段部分产生抹除位线干扰有P/E cycle times(周期数)*(N-1)。
因此，如图3A与3B图的本发明另一种分离式位线结构的非挥发性半导体存储单元图形与电路图形，能够更进一步改善写入位线干扰与抹除位线干扰。
我们在图形中可看出其结构由一多重结构基底100、多个存储单元晶体管(102与104等)、一位线选择组件106、一隔离区108、一主位线110以及一次位线112所构成。
但是上述多重结构基底100与图2A不同，是由一N型基底114、一深P井116以及一复合式井区118所构成，其中复合式井区118与图2A的单一N井不同，而是由一P井120与一N井122并排构成，至于存储单元晶体管102与104也设计在N井122内部，以16个或16个以上的存储单元晶体管为一区段，此外在设计上也可使一个或多个区段来形成于相同的一个N井上，例如相邻任两个区段就可以同一个N井使用。但是位线选择组件106(在此例如使用N信道MOS晶体管)则设计位于P井120内部，与图2A不同，且位于存储单元晶体管每一区段之间，用以控制任一区段存储单元晶体管可以运作。至于隔离区108则位于P井120与N井122之间，用以隔离每一区段存储单元晶体管(如以存储单元晶体管102与104的一区段124)与位线选择组件106。至于主位线110也以电性连接到位线选择组件106的一端126，而次位线112则电性连接到一区段124所有存储单元晶体管的源极端与位线选择组件106的另一端128。
由于，我们更进一步设计P井120隔离两个N井122与130，所以每一区段存储单元晶体管都设计在不同的N井中并以P井分离，因此普通共享相同一个N井所产生的写入位线干扰与抹除位线干扰都会消失，只有在相同的N井所进行单一个的编程会有(M-1)个编程(写入)位线干扰产生，因此大大的降低所遭受的干扰情形。
其中上述存储单元晶体管(例如图2A的52或图3A的102)结构，并不限定只有一种变化，如图4A所示绘示图3A的存储单元晶体管102的局部放大图形。我们可以看出存储单元晶体管102位于N井中具有一源极区200，一栅极区202以及一漏极区204，其中栅极区202又包括上面的控制栅极206与下面的浮动栅极208。上述源极区200由一N型离子区所构成，并以一P型离子区210，包围于源极区200与栅极区202底部。至于漏极区204则也由N型离子区所构成，连接于P型离子区210旁。
另外，如图4B所示存储单元晶体管的第二种可能形态，其中栅极与源极部分结构与图4A相同，在此不再重复说明。至于漏极则包括一N-离子区220与一N+离子区222构成，其中N-离子区220位于N+离子区222与P型离子区224之间。
此外，如图4C所示存储单元晶体管的第三种可能形态，其中栅极与源极部分结构与图4A相同，在此不再重复说明。至于相异的漏极部分则包括一N-离子区230与一N+离子区232，但与图4B结构不同之处在N-离子区230包围于N+离子区232外围，并与P型离子区234连接。
再者，如图4D所示存储单元晶体管的第四种可能形态，其中栅极与源极部分结构与图4A相同，在此不再重复说明。至于相异的漏极部分则包括一N型场氧化层240与一N+离子区242，其中N型场氧化层240位于N+离子区242与P型离子区244之间。
接着，我们对位线连接到源极部分作进一步说明，我们以对图3A中次位线112连接到存储单元晶体管作局部放大在图5A中，其中源极区300与P型离子区302为一电性短路连接在一起，其方式如图5A所示以一金属304(连接到位线112)接触贯穿源极区300与P型离子区302。或者如图5B所示另一种位线连接结构，是以金属306将暴露出的源极区308与P型离子区310连接一起，来达到短路的作用。
接着，我们以图6A～6C说明本发明的分离式位线结构的非挥发性半导体存储单元进行编程、抹除与运作的过程。首先，在图6A中，我们对存储单元晶体管的栅极区400、源极区402与漏极区404分别施一字符线电压VWL、一位线电压VBL与一漏极电压VDL。
当执行一抹除操作时，如图6A所示，我们提供于字符线电压VWL为一高准位电压(例如8V～12V)，而漏极电压VDL为一准位相对低于字符线电压VWL的电压(例如-12V～-8V)，至于位线电压VBL则保持悬浮状态。而深P井区406电压与漏极电压相同(例如-12V～-8V)。在上述电压运作下，电子将如图所示跑到浮动栅极408内部。
当执行一编程操作时，如图6B所示，我们提供于字符线电压VWL为一低准位电压(例如-12V～-8V)，位线电压VBL是一准位相对高于字符线电压VWL的电压(例如3V～7V)，漏极保持悬浮状态，深P井区电压也为一准位相对高于字符线电压VWL且低于位线电压VBL的电压(例如0V)。在上述电压运作下，电子将如图所示由浮动栅极408内部跑到源极402与P型离子区410。
而当执行一读取操作时，如图6C所示，我们提供于字符线电压VWL为一较高准位电压(例如2V～5V)，漏极电压VDL为一相对低于字符线电压VWL的电压(0.5V～2V)，位线电压VBL的准位相对低于漏极电压VDL(例如0V)，深P井区电压也为一准位相对低于漏极电压的电压(例如0V)。
权利要求
1.一种分离式位线结构的非挥发性半导体存储单元，包括一多重结构基底，由下而上依次形成一N型基底、一深P井以及一N井；多个存储单元晶体管，位于该N井内部，其特征是，以数个存储单元晶体管为一区段；该存储单元还包括至少一位线选择组件，位于该N井内部，且位于该些存储单元晶体管每一区段之间，用以控制任一区段存储单元晶体管的运作；至少一隔离区，位于每一区段存储单元晶体管与该位线选择组件之间；一主位，电性连接到该位位线选择组件一端；以及至少一次位线，分别电性连接到每一区段的所有该些存储单元晶体管与该位线选择组件另一端。
2.如权利要求1所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一该存储单元晶体管具有一源极区，一栅极区以及一漏极区，该源极区由一N型离子区所构成，并以一P型离子区，包围于该源极区与该栅极区底部。
3.如权利要求2所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该源极区与该P型离子区以一电性短路连接在一起。
4.如权利要求3所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该电性短路以一金属贯穿该源极区与该P型离子区连接一起。
5.如权利要求3所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该电性短路以一金属将暴露出的该源极区与该P型离子区连接一起。
6.如权利要求2所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区由一N型离子区构成，连接于该P型离子区。
7.如权利要求2所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区包括一N-离子区与一N+离子区，该N-离子区位于该N+离子区与P型离子区之间。
8.如权利要求2所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区包括一N-离子区与一N+离子区，该N-离子区包围于该N+离子区外围，并与P型离子区连接。
9.如权利要求2所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区包括一N型场氧化层与一N+离子区，该N型场氧化层位于该N+离子区与P型离子区之间。
10.如权利要求1所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该次位线与主位线为一金属。
11.如权利要求1所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该次位线与主位线为一金属化合物。
12.如权利要求1所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一区段的该些存储单元晶体管数目为16个。
13.如权利要求1所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一区段的该些存储单元晶体管数目大于16个。
14.如权利要求1所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一存储单元晶体管具有一栅极区、一源极区与一漏极区分别施一字符线电压、一位线电压与一漏极电压，当执行一抹除操作时，该字符线电压为一高准位电压，该漏极电压为一准位相对低于该字符线电压的电压，该位线电压保持悬浮状态，该深P井区电压一准位相对低于该字符线电压的电压；当执行一编程操作时，该字符线电压为一低准位电压，该位线电压为一准位相对高于该字符线电压的电压，该漏极保持悬浮状态，该深P井区电压也为一准位相对高于该字符线电压；以及当执行一读取操作时，该字符线电压为一较高准位电压，该漏极电压为一相对低于该字符线电压的电压，该位线电压的准位相对低于该漏极电压，该深P井区电压也为一准位相对低于该漏极线电压的电压。
15.如权利要求14所述的分离式位线结构的非挥发性半导体存储单元，其特征是，执行该抹除操作时，该字符线电压、该漏极电压以及深P井区电压的操作范围分别为8V～12V、-12V～-8V与-12V～-8V。
16.如权利要求14所述的分离式位线结构的非挥发性半导体存储单元，其特征是，执行该编程操作时，该字符线电压、该位线电压以及深P井区电压的操作分别为-12V～-8V、3V～7V与0V。
17.如权利要求14所述的分离式位线结构的非挥发性半导体存储单元，其特征是，执行该读取操作时，该字符线电压、该位线电压、该漏极电压与该深P井区电压的操作分别为2V～5V、0V、0、5V～2V与0V。
18.一种分离式位线结构的非挥发性半导体存储单元，包括一多重结构基底，由下而上依次形成一N型基底、一深P井；多个存储单元晶体管，位于该N井内部，其特征是，以数个存储单元晶体管为一区段；并且，在所述多重结构基底的深P井上形成一复合式井区，其特征是，该复合式井区由一P井与一N井并排构成；该存储单元还包括至少一位线选择组件，位于该P井内部，且位于该些存储单元晶体管每一区段之间，用以控制任一区段存储单元晶体管的运作；至少一隔离区，位于该P井与N井之间，分别隔离每一区段存储单元晶体管与该位线选择组件；一主位线，电性连接到该位线选择组件一端；以及至少一次位线，分别电性连接到每一区段的所有该些存储单元晶体管与该位线选择组件另一端。
19.如权利要求18所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一该存储单元晶体管具有一源极区，一栅极区以及一漏极区，该源极区由一N型离子区构成，并以一P型离子区，包围于该源极区与该栅极区底部。
20.如权利要求19所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该源极区与该P型离子区以一电性短路连接在一起。
21.如权利要求20所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该电性短路以一金属接触贯穿该源极区与该P型离子区连接一起。
22.如权利要求20所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该电性短路以一金属接触将暴露出的该源极区与该P型离子区连接一起。
23.如权利要求19所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区也由该N型离子构成，连接于该P型离子区。
24.如权利要求19所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区包括一N-离子区与一N+离子区，该N-离子区位于该N+离子区与P型离子区之间。
25.如权利要求19所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区包括一N-离子区与一N+离子区，该N-离子区包围于该N+离子区外围，并与P型离子区连接。
26.如权利要求19所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该漏极区包括一N型场氧化层与一N+离子区，该N型场氧化层位于该N+离子区与P型离子区之间。
27.如权利要求18所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该次位线与主位线为一金属。
28.如权利要求18所述的分离式位线结构的非挥发性半导体存储单元，其特征是，该次位线与主位线为一金属化合物。
29.如权利要求18所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一区段的该些存储单元晶体管数目为16个。
30.如权利要求18所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一区段的该些存储单元晶体管数目为大于16个。
31.如权利要求18所述的分离式位线结构的非挥发性半导体存储单元，其特征是，每一存储单元晶体管具有一栅极区、一源极区与一漏极区分别施一字符线电压、一位电压与一漏极电压，当执行一抹除操作时，该字符线电压为一高准位电压，该漏极电压为一准位相对低于该字符线电压的电压，该位线电压保持悬浮状态，该深P井区电压为准位相对低于该字符线电压的电压；当执行一编程操作时，该字符线电压为一低准位电压，该位线电压为一准位相对高于该字符线电压的电压，该漏极保持悬浮状态，该深P井区电压也为一准位相对高于该字符线电压；以及当执行一读取操作时，该字符线电压为一较高准位电压，该漏极电压为一相对低于该字符线电压的电压，该位线电压的准位相对低于该漏极电压，该深P井区电压也为一准位相对低于该漏极线电压的电压。
32.如权利要求31所述的分离式位线结构的非挥发性半导体存储单元，其特征是，执行该抹除操作时，该字符线电压、该漏极电压以及深P井区电压的操作范围分别为8V～12V、-12V～-8V与-12V～-8V。
33.如权利要求31所述的分离式位线结构的非挥发性半导体存储单元，其特征是，执行该编程操作时，该字符线电压、该位线电压以及深P井区电压的操作分别为-12V～-8V、3V～7V与0V。
34.如权利要求31所述的分离式位线结构的非挥发性半导体存储单元，其特征是，执行该读取操作时，该字符线电压、该位线电压、该漏极电压与该深P井区电压的操作分别为2V～5V、0V、0、5V～2V与0V。
全文摘要
一种分离式位线结构的非挥发性半导体存储单元，主位线通过至少一位线选择组件控制，来传送其电位到所选择的次位线，而使选定的区段的存储单元晶体管运作，因此可以避免寄生电容所产生位线负载(BL Loading)。再以存储单元晶体管与位线选择组件分别设计在并排的P井与N井中，就可以进一步避免编程(写入)位线干扰或抹除位线干扰。
文档编号H01L21/336GK1407627SQ0112038
公开日2003年4月2日 申请日期2001年8月29日 优先权日2001年8月29日
发明者徐清祥, 杨青松 申请人:力旺电子股份有限公司