一种增强存储单元写能力的静态随机存储器的制造方法
【专利摘要】本实用新型提供一种增强存储单元写能力的静态随机存储器，在不影响保持和读操作时存储单元存储数据的能力的前提下，通过在写操作时将存储单元接地端浮空，打断存储单元中两个交叉耦合反相器间的正反馈，从而提高存储单元的写能力。其包括控制电路与预译码器，位线预充电与均衡器、灵敏放大器和写驱动器，字线译码器与驱动器，NMOS电流源，存储阵列；在写操作时，对于存储阵列中被选中的行内的存储单元，字线信号拉高，写字线反信号拉低，NMOS电流源关断，虚地浮空，存储单元中用于存储的两个交叉耦合的反相器间的正反馈被打断，存储单元被改写；在字线信号的下降沿，存储单元进入保持模式。
【专利说明】
一种増强存储单元写能力的静态随机存储器
技术领域
[0001]本实用新型涉及静态随机存储器设计领域，具体为一种增强存储单元写能力的静态随机存储器。
【背景技术】
[0002]静态随机存储器作为集成电路中的重要的存储元件，由于其高性能，高可靠性，低功耗等优点被广泛的应用于高性能计算器系统(CPU)，片上系统(SOC)，手持设备等计算领域。
[0003]随着工艺技术的不断演进，半导体器件尺寸的不断缩小，本地和全局的工艺偏差，对集成电路的性能，可靠性造成的影响越来越大。与此同时，电源电压的不断下降也对电路的可靠性提出了更大的挑战。静态随机存储器存储单元的写能力，是指在写操作时，当字线打开，写驱动器驱动位线改写存储单元的能力。
[0004]如说明书附图2，图2为传统的存储单元设计原理图。该存储单元200由四个晶体管组成，分别为第一、二 NMOS传输管205、206，第一、二下拉NMOS晶体管201、202和第一、二上拉PMOS晶体管203、204。字线115接第一、二 NMOS传输管205、206的栅端。位线220接第一 NMOS传输管205的源端。位线反221接第二匪OS传输管206的源端。存储单元数据222接第一下拉WOS晶体管201、第二 NMOS传输管205、第一上拉PMOS晶体管203的漏端;接第二下拉匪OS晶体管202、第二上拉PMOS晶体管204的栅端。存储单元数据反223接第二下拉匪OS晶体管202、第二上拉PMOS晶体管204的漏端;接第一下拉匪OS晶体管201、第一上拉PMOS晶体管203的栅端。电源电压224接第一、二上拉PMOS晶体管203、204的源端。地225接第一、二下拉NMOS晶体管201、202的源端。
[0005]由于第一、二下拉匪OS晶体管201、202的源端接地，由第一、二下拉NMOS晶体管201、202和第一、二上拉PMOS晶体管205、206组成的交叉耦合的反相器首尾相连形成正反馈，因此很难被改写。在写操作时，第一或二 NMOS传输管205/206必须强于第一、二上拉PMOS晶体管203/204，才能改写存储单元200的数据222和数据反223。随着电源电压的下降，以及工艺偏差引起的晶体管的阈值电压变化越来越大，改写存储单元越来越困难。在某些工艺及电压条件下，会造成写操作失败，从而降低整个存储器的良率。
[0006]因此，在不影响保持和读操作时存储单元存储数据的能力的前提下，在写操作时，增强存储单元写能力，对于提高整个存储器的良率是非常有帮助的。
【实用新型内容】
[0007]针对现有技术中存在的问题，本实用新型提供一种增强存储单元写能力的静态随机存储器，在不影响保持和读操作时存储单元存储数据的能力的前提下，通过在写操作时将存储单元接地端浮空，打断存储单元中两个交叉耦合反相器间的正反馈，从而提高存储单元的写能力。
[0008]本实用新型是通过以下技术方案来实现:
[0009]—种增强存储单元写能力的静态随机存储器，包括控制电路与预译码器，位线预充电与均衡器、灵敏放大器和写驱动器，字线译码器与驱动器，NMOS电流源，存储阵列；控制电路与译码器通过多条行预译码和一条本地写使能反信号连接字线译码器与驱动器;控制电路与译码器还通过多条列控制信号连接位线预充电与均衡器、灵敏放大器和写驱动器；控制电路与译码器的输入端连接地址信号、写使能信号反、片选信号反和时钟信号;位线预充电与均衡器、灵敏放大器和写驱动器的输入输出端连接写数据和读数据;字线译码器与驱动器通过多条字线信号连接存储阵列，字线译码器与驱动器还通过多条写字线反信号连接匪OS电流源;WOS电流源通过多条虚地连接存储阵列；存储阵列通过多条位线连接位线预充电与均衡器、灵敏放大器和写驱动器。
[0010]优选的，存储阵列由若干个存储单元组成，存储单元的数量等于存储器中字长行数乘以位宽列数;其中存储单元由用于存储的两个交叉耦合反相器和用于读写的两个NMOS传输管构成，两个交叉耦合反相器中的下拉NMOS晶体管的源端接虚地，同一行存储单元共用一个虚地。
[0011]优选的，所述匪OS电流源由若干个NMOS晶体管构成，NMOS晶体管的数量等于存储器中字长个数;每个NMOS晶体管的漏端对应连接接一行存储单元的虚地，栅端接写字线反信号，源端接地。
[0012]优选的，所述字线译码器与驱动器，由若干个字线译码器和驱动器子模块组成，字线译码器和驱动器子模块的数量等于存储器中字长个数;所述字线译码器和驱动器子模块由字线译码器子模块，一个反相器和一个两输入或门组成；反相器的输入接字线译码器子模块的输出字线信号反，输出接字线信号;两输入或门的一个输入接本地写使能反信号，另一个输入接字线反信号，输出接写字线反信号。
[0013]与现有技术相比，本实用新型具有以下有益的技术效果:
[0014]本实用新型所述的存储器在不影响保持和读操作时存储单元存储数据的能力的前提下，通过与存储阵列每一行存储单元对应设置的NMOS电流源在写操作时将存储单元接地端浮空，打断存储单元中两个交叉耦合反相器间的正反馈，从而提高存储单元的写能力。本实用新型将静态随机存储器可以正常工作的最小的写电源电压降低了 360毫伏。
【附图说明】
[0015]图1为本实用新型实例中所述的静态随机存储器结构示意框图。
[0016]图2为现有技术中存储单元设计原理结构图。
[0017]图3为本实用新型实例中所述的存储单元设计原理结构图。
[0018]图4为本实用新型实例中所述的NMOS电流源及一行共用虚地的存储单元设计原理结构图。
[0019]图5为本实用新型实例中所述的字线译码器和驱动器设计子模块原理图。
【具体实施方式】
[0020]下面结合具体的实施例对本实用新型做进一步的详细说明，所述是对本实用新型的解释而不是限定。
[0021]如图1所示，本实用新型一种增强存储单元写能力的静态随机存储器包括，控制电路与预译码器101，位线预充电与均衡器、灵敏放大器和写驱动器102，字线译码器与驱动器103，NM0S电流源104，以及存储阵列105。
[0022]控制电路与译码器101通过多条行预译码113和一条本地写使能反信号114连接字线译码器与驱动器103;控制电路与译码器101还通过多条列控制信号112连接位线预充电与均衡器、灵敏放大器和写驱动器102;
[0023]字线译码器与驱动器103通过多条字线信号115连接存储阵列105，字线译码器与驱动器103还通过多条写字线反信号116连接NMOS电流源104;
[0024]NMOS电流源104通过多条虚地117连接存储阵列105;
[0025]存储阵列105通过多条位线118连接位线预充电与均衡器、灵敏放大器和写驱动器102。
[0026]—种增强存储单元写能力的静态随机存储器的写操作方法，在写操作时，对于存储阵列105中被选中的行内的存储单元300，字线信号115拉高，写字线反信号116拉低，NMOS电流源104关断，虚地117浮空，存储单元300中用于存储的两个交叉耦合的反相器间的正反馈被打断，存储单元300被改写;在字线信号的下降沿，即写操作结束时，写字线反信号116拉高，NMOS电流源104打开，虚地117被拉到地，存储单元进入保持模式。在保持模式和读操作时，写字线反信号116为高，NMOS电流源104打开，虚地117被拉到地。
[0027]如图3所示，存储单元300由四个晶体管组成，分别为第一、二NMOS传输管205、206，第一、二下拉匪OS晶体管201、202和第一、二上拉PMOS晶体管203、204。字线115接第一、二WOS传输管205、206的栅端。位线220接第一 NMOS传输管205的源端。位线反221接第二WOS传输管206的源端。存储单元数据222接第一下拉NMOS晶体管201、第二 NMOS传输管205、第一上拉PMOS晶体管203的漏端;接第二下拉匪OS晶体管202、第二上拉PMOS晶体管204的栅端。存储单元数据反223接第二下拉NMOS晶体管202、第二上拉PMOS晶体管204的漏端;接第一下拉匪OS晶体管201、第一上拉PMOS晶体管203的栅端。电源电压224接第一、二上拉PMOS晶体管203、204的源端。虚地117接第一、二下拉NMOS晶体管201、202的源端。
[0028]第一、二下拉NMOS晶体管201、202和第一、二上拉PMOS晶体管205、206组成的反相器交叉耦合首尾相连，负责存储存储单元数据222和存储单元数据反223。
[0029]第一、二匪OS传输管205、206由字线115控制，通过位线220和位线反221对存储单元数据222和存储单元数据反223进行读写操作。
[0030]如图4所示，NMOS电流源400由NMOS晶体管401组成，其漏端接虚地117，栅端接写字线反信号116，源端接地225。一行共用虚地的存储单元402由位宽个图3中存储单元300组成，它们共用同一条字线115和同一个虚地117。
[0031]在保持模式和读操作时，写字线反信号116为高，NMOS电流源400中NMOS晶体管402打开，虚地被拉到地117，此时存储单元300与图2中传统存储单元200相同。在写操作时，对于被选中的行402，字线信号拉高115，写字线反信号拉低116，NM0S电流源400中NMOS晶体管402关断，虚地浮空117，存储单元300中负责存储的两个交叉耦合的反相器间的正反馈被打断，存储单元300更容易被改写。在字线信号115的下降沿，即写操作结束时，写字线反116信号拉高，NMOS电流源400中匪OS晶体管402打开，虚地117被拉到地，存储单元300进入保持模式。
[0032]如图5所示，字线译码器和驱动器子模块由字线译码器子模块501、反相器502、两输入或门503组成。反相器502的输入接字线译码器子模块501的输出字线信号反510，输出接字线115。两输入或门的一个输入接本地写使能反信号512，另一个输入接字线反信号510，输出接写字线反信号116。
[0033]在保持时，字线反信号510为高，因此字线115为低，写字线反信号116为高。
[0034]在读操作时，对于译码无效的字线译码器子模块501，字线反信号510为高，因此字线115为低，写字线反信号116为高;对于译码有效的字线译码器子模块501，字线反信号510为低，因此字线115为高，而由于读操作时本地写使能反信号512为高，因此写字线反信号116为尚。
[0035]在写操作时，对于译码无效的字线译码器子模块501，字线反信号510为高，因此字线115为低，写字线反信号116为高;对于译码有效的字线译码器子模块501，字线反信号510为低，因此字线115为高，而由于读操作时本地写使能反信号512为低，因此写字线反信号116为低。
[0036]在写操作结束时，字线反信号510拉高，因此字线115为低，写字线反信号116为高。
【主权项】
1.一种增强存储单元写能力的静态随机存储器，其特征在于，包括控制电路与预译码器(101)，位线预充电与均衡器、灵敏放大器和写驱动器(102)，字线译码器与驱动器(103)，NMOS电流源(104)，存储阵列(105); 控制电路与译码器(101)通过多条行预译码(113)和一条本地写使能反信号(114)连接字线译码器与驱动器(103);控制电路与译码器(101)还通过多条列控制信号(112)连接位线预充电与均衡器、灵敏放大器和写驱动器(102);控制电路与译码器(101)的输入端连接地址信号、写使能信号反、片选信号反和时钟信号(110); 位线预充电与均衡器、灵敏放大器和写驱动器(102)的输入输出端连接写数据和读数据(111); 字线译码器与驱动器(103)通过多条字线信号(115)连接存储阵列(105)，字线译码器与驱动器(103)还通过多条写字线反信号(116)连接NMOS电流源(104); NMOS电流源(104)通过多条虚地(117)连接存储阵列(105); 存储阵列(105)通过多条位线(118)连接位线预充电与均衡器、灵敏放大器和写驱动器(102)。2.根据权利要求1所述的一种增强存储单元写能力的静态随机存储器，其特征在于，存储阵列(105)由若干个存储单元(300)组成，存储单元的数量等于存储器中字长行数乘以位宽列数;其中存储单元(300)由用于存储的两个交叉耦合反相器和用于读写的两个NMOS传输管构成，两个交叉耦合反相器中的下拉NMOS晶体管的源端接虚地(117)，同一行存储单元(300)共用一个虚地(117)。3.根据权利要求1所述的一种增强存储单元写能力的静态随机存储器，其特征在于，所述NMOS电流源(104)由若干个NMOS晶体管构成，NMOS晶体管的数量等于存储器中字长个数；每个NMOS晶体管的漏端对应连接接一行存储单元(300)的虚地(117)，栅端接写字线反信号(116)，源端接地。4.根据权利要求1所述的一种增强存储单元写能力的静态随机存储器，其特征在于，所述字线译码器与驱动器(103)，由若干个字线译码器和驱动器子模块(500)组成，字线译码器和驱动器子模块(500)的数量等于存储器中字长个数;所述字线译码器和驱动器子模块(500)由字线译码器子模块(501)，一个反相器(502)和一个两输入或门(503)组成；反相器(502)的输入接字线译码器子模块(501)的输出字线信号反(510)，输出接字线信号(115);两输入或门(503)的一个输入接本地写使能反信号(114)，另一个输入接字线反信号(510)，输出接写字线反信号(116)。
【文档编号】G11C11/419GK205487356SQ201620269489
【公开日】2016年8月17日
【申请日】2016年3月31日
【发明人】熊保玉
【申请人】西安紫光国芯半导体有限公司