存储系统及其操作方法【专利摘要】一种存储系统包括：存储器件，包括至少一个页；以及控制器，适用于根据页中的限制区域的大小来设置种子偏移，在每个循环处使用种子偏移来使数据随机化，以及将随机化的数据储存在页中。【专利说明】存储系统及其操作方法[0001]相关申请的交叉引用[0002]本申请要求2015年4月27日提交的申请号为10-2015-0059058的韩国专利申请的优先权，该韩国专利申请通过弓I用整体合并于此。
技术领域：
[0003]本发明的示例性实施例涉及一种存储系统，更具体地，涉及一种使数据随机化并且处理存储器件的随机化数据的存储系统及其操作方法。【
背景技术：
】[0004]用于计算环境的范例已经变为普适计算，使得能够随时随地使用计算机系统。正因如此，便携式电子设备(诸如，移动电话、数字照相机和笔记本电脑)的使用已经快速增加。这样的便携式电子设备通常使用具有存储器件(即，数据储存设备)的存储系统。数据储存设备在便携式电子设备内用作主存储器件或辅助存储器件。[0005]具有存储器件的数据储存设备是有利的，因为存储器件不具有移动部件，因此具有优异的稳定性和耐久性、高信息访问速度和低功耗。具有具备这些优点的存储系统的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡和固态驱动器(SSD)。【
发明内容】[0006]各种实施例是针对一种存储系统及其操作方法，该存储系统能够通过使存储系统的复杂性和性能退化最小化来稳定和高效地处理存储器件的数据。[0007]在实施例中，一种存储系统可以包括:存储器件，包括至少一个页；以及控制器，适用于根据页中的限制区域的大小来设置种子偏移，在每个循环处使用种子偏移来使数据随机化，以及将随机化的数据储存在页中。[0008]控制器可以通过在每个循环处根据种子偏移移位页的用于数据的列地址来使数据随机化。[0009]循环可以是编程/擦除(P/E)循环和擦除/写入(E/W)循环中的一种。[0010]种子偏移可以包括移位单位和最大移位，移位单位表示在每个循环处在限制区域的大小之内的用于数据的列地址的移位量，最大移位表示在限制区域的大小之内的列地址的最大移位量。[0011]控制器可以通过在每个循环处将页中的用于数据的列地址移位移位单位量来使数据随机化。[0012]当列地址的移位量达到最大移位时，控制器可以初始化列地址的移位。[0013]限制区域可以不用于储存页中的数据。[0014]限制区域可以包括页的未用区域、备用区域、剩余区域和保留区域中的一个或更多个。[0015]在实施例中，一种存储系统的操作方法可以包括:将数据临时储存在存储器件的至少一个页中；根据页中的限制区域的大小来设置种子偏移;在每个循环处使用种子偏移来使数据随机化;以及将随机化的数据储存在页中。[0016]可以通过在每个循环处根据种子偏移移位页的用于数据的列地址来执行数据的随机化。[0017]循环可以是P/E循环和E/W循环中的一种。[0018]种子偏移可以包括移位单位和最大移位，移位单位表示在每个循环处在限制区域的大小之内的用于数据的列地址的移位量，最大移位表示在限制区域的大小之内的列地址的最大移位量。[0019]可以通过在每个循环处将页中的用于数据的列地址移位移位单位量来执行数据的随机化。[0020]当列地址的移位量达到最大移位时，数据的随机化可以初始化列地址的移位。[0021]限制区域可以不用于储存页中的数据。[0022]限制区域可以包括页的未用区域、备用区域、剩余区域和保留区域中的一个或更多个。【附图说明】[0023]图1是图示根据实施例的包括存储系统的数据处理系统的框图。[0024]图2是图示图1中所示的存储器件的示意图。[0025]图3是图示图1中所示的存储块的电路图。[0026]图4至图11是图示图1中所示的存储器件的示意图。[0027]图12是图示图1中所示的控制器的示意图。[0028]图13是图示根据本发明的实施例的控制器的操作的示意图。[0029]图14是图示根据本发明的实施例的控制器的操作的流程图。【具体实施方式】[0030]以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。[0031]附图不一定成比例，在某些情况下，可以夸大比例以清楚地说明实施例的特征。当元件被称为连接或耦接至另一个元件时，应当理解的是，前者可以直接连接或耦接至后者，或者经由其间的中间元件电连接或耦接至后者。此外，当描述一个“包含”(或“包括”)或“具有”一些元件时，应当理解为其可以仅包含(或包括)或具有那些元件，或者如果没有特定限制，则其可以包含(或包括)或具有其他元件以及那些元件。除非相反地提及，否则单数形式的术语也可以包括复数形式。[0032]图1是图示根据实施例的包括存储系统的数据处理系统的框图。[0033]参照图1，数据处理系统100可以包括主机102和存储系统110。[0034]例如，主机102可以包括诸如移动电话、MP3播放器和膝上计算机的便携式电子设备或诸如台式计算机、游戏机、TV和投影仪的电子设备。[0035]存储系统110可以响应于来自主机102的请求而操作，具体地，储存要被主机102访问的数据。换句话说，存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据要与主机102电耦接的主机接口的协议而用各种类型的储存设备中的任意一种来实施。存储系统110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(MMC)、缩小尺寸丽C(RS-MMC)和微型丽C、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型快闪(CF)卡、智能媒体(SM)卡和记忆棒等的各种类型的储存设备中的任意一种来实施。[0036]用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(R0M)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)和电阻式RAM(RRAM))来实施。[0037]存储系统110可以包括储存要被主机102访问的数据的存储器件150以及可以控制存储器件150中的数据的储存的控制器130。[0038]控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至一个半导体器件中并且配置固态驱动器(SSD)。当存储系统110用作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。[0039]控制器130和存储器件150可以被集成至一个半导体器件中并且配置存储卡。控制器130和存储卡150可以被集成至一个半导体器件中，并且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。[0040]再例如，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板(webtablet)、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算系统的各种组成元件中的一种。[0041]存储系统110的存储器件150在电源被中断时可以保持储存的数据，具体地，在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至所述多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细描述存储器件150的结构和存储器件150的三维(3D)层叠结构。[0042]存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。为此，控制器130可以控制存储器件150的全部操作(诸如读取操作、写入操作、编程操作和擦除操作)。[0043]详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。[0044]主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PC1-E)、串行附件SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接mSCSI)、增强小型磁盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。[0045]ECC单元138可以在读取操作期间检测和校正包括在从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。[0046]ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhur1-Hocquenghem)码、祸轮码(turbocode)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。[0047]NFC142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具体地，当存储器件150是NAND快闪存储器时，NFC142可以产生用于存储器件150的控制信号并且在处理器134的控制下处理数据。[0048]存储器144可以用作存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的数据以用于诸如读取操作、写入操作、编程操作和擦除操作的操作。[0049]存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的数据以用于读取操作和写入操作。为了储存数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。[0050]处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求来控制存储器件150的写入操作或读取操作。处理器134可以驱动被称为快闪转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。[0051]管理单元(未示出)可以被包括在处理器134中，并且可以执行存储器件150的坏块管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)以及对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，由于NAND逻辑函数的特性，因此在写入操作期间(例如，在编程操作期间)可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块。[0052]图2是图示图1中所示的存储器件150的示意图。[0053]参照图2，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2M个页(2MPAGES)，本发明将不局限于该2M个页。多个页中的每个可以包括多个存储单元，多个字线电耦接至该多个存储单元。[0054]此外，存储器件150可以包括根据在每个存储单元中可以储存或表示的位的数量而作为单级单元(SLC)存储块和多级单元(MLC)存储块的多个存储块。SLC存储块可以包括用每个存储单元能够储存I位数据的存储单元来实施的多个页。MLC存储块可以包括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三级单元(TLC)存储块。[0055]多个存储块210至240中的每个可以在写入操作期间储存主机设备102提供的数据，以及在读取操作期间将储存的数据提供给主机102。[0056]图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。[0057]参照图3，存储器件150的存储块152可以包括分别电耦接至位线BLO至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MCO至MCn-1可以串联地电耦接在选择晶体管DST和SST之间。各个存储单元MCO至MCn-1可以由多级单元(MLC)来配置，多级单元(MLC)中的每个储存多位的数据信息。串340可以分别电耦接至对应的位线BLO至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。[0058]虽然图3作为示例示出了由NAND快闪存储单元配置的存储块152，但是注意的是，根据实施例的存储器件150的存储块152不限于NAND快闪存储器，并且可以实现为NOR快闪存储器、其中组合至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NANDflashmemory)。半导体器件的操作特性不仅可以应用至其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用至其中电荷储存层由电介质层配置的电荷捕获闪存(CTF)。[0059]存储器件150的电压供应块310可以根据操作模式来提供要供应至相应字线的字线电压(例如，编程电压、读取电压和通过电压)以及要供应至块体(bulk)(例如，其中形成有存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的扇区或存储块中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。[0060]存储器件150的读取/写入电路320可以由控制电路控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读取/写入电路320可以用作写入驱动器，写入驱动器根据要被储存在存储单元阵列中的数据来驱动位线。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。为此，读取/写入电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。[0061]图4至图11是图示图1中所示的存储器件150的示意图。[0062]图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。[0063]参照图4，存储器件150可以包括多个存储块BLKO至BLKN-1，且存储块BLKO至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。各个存储块BLKO至BLKN-1可以包括沿第一方向至第三方向(例如，X轴方向、y轴方向和z轴方向)延伸的结构。[0064]各个存储块BLKO至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。SP，各个存储块BLKO至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。[0065]图5是图4中所示的多个存储块BLKO至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线1-V截取的剖视图。[0066]参照图5和图6，存储器件150的多个存储块之中的特定存储块BLKi可以包括沿第一方向至第三方向延伸的结构。[0067]可以设置有衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有P型杂质的硅材料，或者可以是P型阱(例如，袋型P阱)，并且包括围绕P型阱的η型阱。虽然为了解释的方便起见，在实施例中假设衬底5111是P型硅，但是要注意的是，衬底5111不局限于是P型硅。[0068]沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区5311至5314可以掺杂有η型杂质。虽然这里假设第一掺杂区5311至第四掺杂区5314是η型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是η型。[0069]在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向依次设置。电介质材料5112和衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。[0070]在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置沿第一方向依次布置并且沿第二方向穿过电介质材料5112的多个柱体5113。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱体5113的表面层5114可以包括掺杂有与衬底5111相同类型杂质的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括P型硅，但是要注意的是，每个柱体5113的表面层5114不局限于是P型娃。[0071]每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化娃的电介质材料填充。[0072]在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换句话说，可以布置除电介质材料5112和电介质层5116之外的材料的区域可以设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。[0073]在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近衬底5111的电介质材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近衬底5111的电介质材料5112的底表面之上的电介质层5116之间。[0074]沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的某个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在所述某个电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5228可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。[0075]在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5212至5292ο[0076]在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5213至5293ο[0077]漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有η型杂质的硅材料。虽然为了方便起见假设漏极5320包括η型硅，但是要注意的是，漏极5320不局限于是η型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。[0078]沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向依次布置。相应的导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320和沿第三方向延伸的导电材料5331至5333可以通过接触插塞电耦接。沿第三方向延伸的导电材料5331至5333可以是金属材料。沿第三方向延伸的导电材料5331至5333可以是诸如多晶娃的导电材料。[0079]在图5和图6中，相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293—起形成串。相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293—起形成NAND串NSο每个NAND串NS可以包括多个晶体管结构TS。[0080]图7是图6中所示的晶体管结构TS的剖面图。[0081]参照图7，在图6中所不的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。[0082]在柱体5113的每个中的P型硅的表面层5114可以用作本体。邻近柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。[0083]第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。[0084]邻近导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近沿第一方向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。[0085]导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了解释的方便起见，在柱体5113中的每个中的P型硅的表面层5114将被称为沿第二方向的本体。[0086]存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。[0087]每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作接地选择晶体管GST。[0088]栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。换句话说，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线，至少一个源极选择线SSL和至少一个接地选择线GSL。[0089]沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。[0090]沿第一方向延伸的第二类型掺杂区5311至5314可以设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。[0091]即，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并可以用作其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。[0092]虽然在图5至图7中图示了沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293被设置为9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于被设置为9层。例如，沿第一方向延伸的导电材料可以被设置为8层、16层或任意多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。[0093]虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不局限于具有电耦接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。[0094]此外，虽然在图5至图7中图示了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，η个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，η是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。[0095]图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。[0096]参照图8，在具有第一结构的某个块BLKi中，NAND串NSll至NS31可以设置在第一位线BLl与公共源极线CSL之间。第一位线BLl可以对应于图5和图6的沿第三方向延伸的导电材料5331JAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332JAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。[0097]每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。[0098]在该示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BLl的NAND串NSll至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSLl的NAND串NSll至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。[0099]在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储单元MCl的高度是值“I”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近源极选择晶体管SST的存储单元MC6的高度是7。[0100]在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。[0101]在同一行的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或水平处，电耦接至不同行的NAND串NS的虚设存储单元DMC的虚设字线DWL可以彼此电耦接。[0102]位于同一水平或高度或层的字线WL或虚设字线DWL可以在其中设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。换句话说，在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NSlI至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。[0103]公共源极线CSL可以电耦接至NAND串NS。在衬底5111之上和有源区之上，第一掺杂区5311至第四掺杂区5314可以彼此电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。[0104]S卩，如图8中所示，同一高度或水平的字线WL可以电耦接。因此，当特定高度处的某一字线WL被选中时，电耦接至该某一字线WL的所有NAND串NS可以被选中。在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSLl至SSL3中的一个，在未选行中的NAND串NS可以与位线BLl至BL3电隔离。换句话说，通过选择源极选择线SSLl至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BLI至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。[0105]在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MCl至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。[0106]在下文中，对于当根据实施例的存储系统中的存储器件用不同于第一结构的结构的三维(3D)非易失性存储器件来实施时，将参照图9至图11做出详细描述。[0107]图9是示意性图示针对当根据实施例的存储器件用第二结构(其不同于参照图5至图8描述的第一结构)的三维(3D)非易失性存储器件来实施时的结构并且示出在图4的多个存储块中的具有第二结构的某个存储块BLKj的透视图，以及图10是图示沿图9的线VI1-VII7截取的某个存储块BLKj的剖视图。[0108]参照图9和图1O，图1的存储器件150的多个存储块之中的某个存储块BLKj可以包括沿第一方向至第三方向延伸的结构。[0109]可以设置衬底6311。衬底6311可以包括掺杂有第一类型杂质的硅材料。衬底6311可以包括掺杂有P型杂质的硅材料，或可以是P型阱(例如，袋型P阱)，并且包括围绕P型阱的η型阱。虽然为了解释的方便起见在实施例中假设衬底6311是P型硅，但是要注意的是，衬底6311不局限于是P型娃。[0110]沿X轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324沿z轴方向分离预定距离。[0111]沿X轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328设置在衬底6311之上。第五导电材料6325至第八导电材料6328沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328被设置为沿y轴方向与第一导电材料6321至第四导电材料6324分离。[0112]设置有穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，设置有穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。[0113]下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。[0114]下柱体DP和上柱体UP通过管道栅极PG电耦接。管道栅极PG可以布置在衬底6311中。例如，管道栅极PG可以包括与下柱体DP和上柱体UP相同的材料。[0115]沿X轴方向和y轴方向延伸的第二类型的掺杂材料6312设置在下柱体DP之上。第二类型的掺杂材料6312可以包括η型硅材料。第二类型的掺杂材料6312用作公共源极线CSL。[0116]漏极6340设置在上柱体UP之上。漏极6340可以包括η型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352设置在漏极6340之上。[0117]第一上导电材料6351和第二上导电材料6352沿X轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BLl和第二位线BL2。[0118]第一导电材料6321用作源极选择线SSL，第二导电材料6322用作第一虚设字线DWLl，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWLl和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线丽L4，第七导电材料6327用作第二虚设字线DWL2，以及第八导电材料6328用作漏极选择线DSL0[0119]下柱体DP和邻近下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP和邻近上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串和上串通过管道栅极PG电耦接。下串的一端电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该一个单元串电耦接在第二类型的掺杂材料6312(用作公共源极线CSL)与上导电材料层6351和6352中对应的一个(用作位线BL)之间。[0120]S卩，下串可以包括源极选择晶体管SST、第一虚设存储单元DMCl以及第一主存储单元MMCl和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2和漏极选择晶体管DST。[0121]在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略其详细描述。[0122]图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路图。为了方便起见，仅示出了在第二结构中的某个存储块BLKj中形成对的第一串和第二串。[0123]参照图11，在存储器件150的多个块之中的具有第二结构的某个存储块BLKj中，如以上参照图9和图10所描述的，可以以关于定义多个对的方式来设置单元串，每个单元串用通过管道栅极PG而电耦接的一个上串和一个下串来实施。[0124]S卩，在具有第二结构的某个存储块BLKj中，例如，沿第一沟道CHl(未示出)层叠的存储单元CGO至CG31、至少一个源极选择栅极SSGl和至少一个漏极选择栅极DSGl可以形成第一串STl，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CGO至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。[0125]第一串STl和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串STl电耦接至第一位线BLl，而第二串ST2电耦接至第二位线BL2。[0126]虽然在图11中描述了第一串STl和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串STl和第二串ST2电耦接至同一源极选择线SSL和同一位线BL，第一串STl电耦接至第一漏极选择线DSLl，且第二串ST2电耦接至第二漏极选择线DSL2，或者可以设想第一串STl和第二串ST2电耦接至同一漏极选择线DSL和同一位线BL，第一串STl电耦接至第一源极选择线SSLl，且第二串ST2电耦接至第二源极选择线SSL2。在下文中，将参照图12至图14来详细描述根据本发明的实施例的存储系统中的存储器件的数据处理的操作，或具体地，数据编程操作或数据写入操作。[0127]图12是图示图1中所示的控制器130的示意图。图12示出控制器130的写入操作作为示例。在写入操作期间，与从主机102接收到的写入命令相对应的写入数据可以被临时储存在包括在控制器130的存储器144中的写入缓冲器/高速缓冲器中，可以被随机化，以及可以被写入至包括在存储器件150中的多个存储块152至156的页中。写入缓冲器/高速缓冲器可以是参照图3描述的存储器件150的多个页缓冲器322至326、多个锁存器和外部存储器件中的一个或组合。[0128]如上所述，临时储存在缓冲器/高速缓冲器中的写入数据可以通过随机种子(randomseed)而被随机化，然后被写入至包括在存储器件150中的存储块的页。随机种子可以被储存在包括在控制器130中的随机化发生器种子存储器1230中。写入数据可以通过随机种子被随机化发生器1240随机化。随机化发生器可以被包括在控制器130中，或者可以从控制器130单独地实施。[0129]参照图12，当从主机102接收到写入命令和对应的写入数据时，控制器130可以将写入数据临时储存在包括在控制器130中的缓冲器1210中，使用随机种子通过随机化发生器1240来使临时储存的数据随机化，以及将随机化的写入数据写入至包括在多个存储块中的多个页。[0130]基于随机种子，可以确定存储块的页中的编程位置或种子偏移。写入数据可以根据种子偏移而被写入至页中的随机化的编程位置处。[0131]根据本发明的实施例，例如在写入操作期间，控制器130可以检查存储块的页之中的限制区域的大小。在限制区域中，不可以储存数据。限制区域可以包括不用于储存用户数据的未用区域、备用区域、剩余区域和保留区域。[0132]在根据页地址的写入操作期间，控制器130可以根据页地址来将临时储存在缓冲器中的写入数据的大小与写入数据被编程至的对应页的大小进行比较，以及检查页的限制区域的大小。[0133]控制器130可以根据限制区域的大小来设置种子偏移，以及根据用于限制区域的编程/擦除循环(P/E循环)或擦除/写入循环(E/W循环)而通过种子偏移来使写入数据随机化。控制器130可以在每个P/E循环或E/W循环处基于种子偏移来移位限制区域中的列地址，以及根据移位的列地址来将写入数据写入至限制区域的页中。因此，写入数据可以因E/W循环和种子偏移移位的列地址而被随机化。[0134]因此，根据本发明的实施例的存储系统可以在不改变随机种子情况下，基于限制区域的大小来设置种子偏移，然后当在每个/PE循环或E/W循环处移位限制区域之内的列地址时根据设置的种子偏移来编程数据。根据本发明的示例性实施例，可以获得与改变随机种子相同的随机化效果以将写入数据写入至限制区域的页中。因此，可以防止存储单元的劣化，因此可以稳定地储存写入数据。此外，由于不需要改变随机种子或随机化发生器种子库(randomizerseedpool)，因此可以使存储系统的复杂性和性能退化最小化。[0135]图13是图示根据本发明的实施例的控制器130的操作的示意图。图13也示出控制器130的写入操作作为示例。[0136]在多个页之中的单个页1300的写入操作期间，控制器130可以检查限制区域1318的大小。在下文中，将以12个字节的初始限制区域1318作为示例。[0137]接下来，控制器130可以基于限制区域1318的检查到的大小(例如，12个字节)来设置种子偏移。根据本发明的示例性实施例，种子偏移可以包括移位单位和最大移位。移位单位可以表示在每个E/W循环处限制区域的大小之内的用于写入数据的列地址的移位量。最大移位可以表示在写入操作期间限制区域的大小之内的用于写入数据的列地址的最大移位量。当在每个E/W循环处将用于页1300中的写入数据的列地址移位移位单位量时移位量达到最大移位量时，可以在下一E/W循环处初始化偏移。例如，控制器130可以将移位单位设置为单个字节，并且将最大移位设置为限制区域1318的大小(12个字节)之内的7个字节。[0138]可以通过种子偏移来确定限制区域中的用于写入数据的列地址的移位量或随机化的编程位置。因此，控制器130可以通过根据由种子偏移确定的移位量来移位限制区域的页1300中的用于写入数据的列地址而使写入数据随机化，以及根据移位的列地址来将随机化的写入数据写入在限制区域的页1300中的随机化的编程位置处。即，控制器130可以通过在每个E/W循环处根据由种子偏移确定的列地址的移位量来移位限制区域的页1300的用于写入数据的列地址而使写入数据随机化。当在每个E/W循环处将限制区域的页1300中的用于写入数据的列地址移位移位单位量时移位量达到最大移位时，控制器130可以在下一E/W循环处初始化偏移。[0139]参照图1和图13,在第一E/W循环E/W0处，控制器130可以将写入数据Data01312至DataN1316初始地写入至从位置C0开始的区域中，位置C0对应于页1300的初始列地址。此时，页1300的限制区域1318可以被设置为例如12个字节。在下一E/W循环或第二E/W循环E/W1处，控制器130可以将另一个写入数据Data01322至DataN1326写入至从页1300的位置C1开始的区域中，位置C1对应于从初始列地址移位了移位单位量(例如，单个字节)的第二列地址。[0140]这样，在第三E/W循环E/W2至第八E/W循环E/W7中的每个处，控制器130可以将另一个写入数据DataO至DataN写入至页1300的从位置C2至C7开始的区域中，位置C2至C7分别对应于从先前列地址移位了移位单位量的列地址，如图13中所示。[0141]当在每个E/W循环处将用于页1300中的写入数据DataO至DataN的列地址移位移位单位量时第八E/W循环E/W7的移位量达到最大移位(即，7个字节)时，控制器130可以在下一E/W循环处初始化偏移，并且可以将写入数据Data01362至DataN1366写入至从位置C0开始的区域中，位置C0对应于页1300的初始列地址。其次，在第二E/W循环E/W1至第八E/W循环E/W7中的每个处，控制器130可以将更多的写入数据DataO至DataN写入至从位置Cl至C7开始的页1300的区域中，位置C1至C7分别对应于从先前列地址移位了移位单位量的列地址，如图13中所示。[0142]因此，根据本发明的示例性实施例，控制器130可以执行具有与当在每个E/W循环处改变随机种子时针对页1300的写入操作类似的效果的写入操作。[0143]图14是图示根据本发明的实施例的控制器130的操作的流程图。[0144]参照图1、图13和图14,在写入操作期间，控制器130可以在步骤S1410处检查限制区域的大小。[0145]在步骤S1420处，控制器130可以基于限制区域的大小来设置种子偏移。换句话说，控制器130可以设置移位单位以及最大移位。可以通过种子偏移来确定限制区域中的用于写入数据的列地址的移位量或随机化的编程位置。[0146]在步骤S1430处，控制器130可以通过根据由种子偏移确定的移位量来移位限制区域的页1300中的用于写入数据的列地址而使写入数据随机化。即，控制器130可以通过在每个E/W循环处根据由种子偏移确定的列地址的移位量来移位限制区域的页1300的用于写入数据的列地址而使写入数据随机化。当在每个E/W循环处将限制区域的页1300中的用于写入数据的列地址移位移位单位量时移位量达到最大移位时，控制器130可以在下一E/W循环处初始化偏移。[0147]在步骤1440处，控制器130可以根据移位的列地址来将随机化的写入数据写入在限制区域的页1300中的随机化的编程位置处。即，控制器130可以通过在每个E/W循环处根据由种子偏移确定的列地址的移位量来移位限制区域的页1300的用于写入数据的列地址而使写入数据随机化。[0148]根据本发明的实施例，控制器130及其操作方法可以使存储系统的复杂性和性能退化最小化，从而稳定和高效地处理存储器件的数据。[0149]虽然出于说明的目的已经描述了各种实施例，但是本领域技术人员将明显的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可以做出各种改变和变型。[0150]通过以上实施例可以看出，本发明提供以下技术方案。[0151]技术方案1.一种存储系统，包括:[0152]存储器件，包括至少一个页；以及[0153]控制器，适用于根据页中的限制区域的大小来设置种子偏移，在每个循环处使用种子偏移来使数据随机化，以及将随机化的数据储存在页中。[0154]技术方案2.如技术方案1所述的存储系统，其中，控制器通过在每个循环处根据种子偏移移位页的用于数据的列地址来使所述数据随机化。[0155]技术方案3.如技术方案2所述的存储系统，其中，所述循环是编程/擦除P/E循环和擦除/写入E/W循环中的一种。[0156]技术方案4.如技术方案1所述的存储系统，其中，种子偏移包括移位单位和最大移位，移位单位表示在每个循环处在限制区域的大小之内的用于所述数据的列地址的移位量，最大移位表示在限制区域的大小之内的所述列地址的最大移位量。[0157]技术方案5.如技术方案4所述的存储系统，其中，控制器通过在每个循环处将页中的用于所述数据的列地址移位移位单位量来使数据随机化。[0158]技术方案6.如技术方案5所述的存储系统，其中，当列地址的移位量达到最大移位时，控制器初始化列地址的移位。[0159]技术方案7.如技术方案1所述的存储系统，其中，限制区域不用于储存页中的数据。[0160]技术方案8.如技术方案7所述的存储系统，其中，限制区域包括页中的未用区域、备用区域、剩余区域和保留区域中的一个或更多个。[0161]技术方案9.一种存储系统的操作方法，包括:[0162]将数据临时储存在存储器件的至少一个页中；[0163]根据页中的限制区域的大小来设置种子偏移；[0164]在每个循环处使用种子偏移来使所述数据随机化;以及[0165]将随机化的数据储存在页中。[0166]技术方案10.如技术方案9所述的操作方法，其中，通过在每个循环处根据种子偏移移位页的用于所述数据的列地址来执行所述数据的随机化。[0167]技术方案11.如技术方案10所述的操作方法，其中，所述循环是P/E循环和E/W循环中的一种。[0168]技术方案12.如技术方案9所述的操作方法，其中，种子偏移包括移位单位和最大移位，移位单位表示在每个循环处在限制区域的大小之内的用于数据的列地址的移位量，最大移位表示在限制区域的大小之内的列地址的最大移位量。[〇169]技术方案13.如技术方案12所述的操作方法，其中，通过在每个循环处将页中的用于数据的列地址移位移位单位量来执行数据的随机化。[〇17〇]技术方案14.如技术方案13所述的操作方法，其中，当列地址的移位量达到最大移位时，数据的随机化使列地址的移位初始化。[0171]技术方案15.如技术方案9所述的操作方法，其中，限制区域不用于储存页中的数据。[0172]技术方案16.如技术方案15所述的操作方法，其中，限制区域包括页的未用区域、备用区域、剩余区域和保留区域中的一个或更多个。【主权项】1.一种存储系统，包括:存储器件，包括至少一个页；以及控制器，适用于根据页中的限制区域的大小来设置种子偏移，在每个循环处使用种子偏移来使数据随机化，以及将随机化的数据储存在页中。2.如权利要求1所述的存储系统，其中，控制器通过在每个循环处根据种子偏移移位页的用于数据的列地址来使所述数据随机化。3.如权利要求2所述的存储系统，其中，所述循环是编程/擦除P/E循环和擦除/写入E/W循环中的一种。4.如权利要求1所述的存储系统，其中，种子偏移包括移位单位和最大移位，移位单位表示在每个循环处在限制区域的大小之内的用于所述数据的列地址的移位量，最大移位表示在限制区域的大小之内的所述列地址的最大移位量。5.如权利要求4所述的存储系统，其中，控制器通过在每个循环处将页中的用于所述数据的列地址移位移位单位量来使数据随机化。6.如权利要求5所述的存储系统，其中，当列地址的移位量达到最大移位时，控制器初始化列地址的移位。7.如权利要求1所述的存储系统，其中，限制区域不用于储存页中的数据。8.如权利要求7所述的存储系统，其中，限制区域包括页中的未用区域、备用区域、剩余区域和保留区域中的一个或更多个。9.一种存储系统的操作方法，包括:将数据临时储存在存储器件的至少一个页中；根据页中的限制区域的大小来设置种子偏移；在每个循环处使用种子偏移来使所述数据随机化；以及将随机化的数据储存在页中。10.如权利要求9所述的操作方法，其中，通过在每个循环处根据种子偏移移位页的用于所述数据的列地址来执行所述数据的随机化。【文档编号】G11C16/06GK106098097SQ201510882562【公开日】2016年11月9日【申请日】2015年12月3日【发明人】朴永珍,朴淙柱,严基杓【申请人】爱思开海力士有限公司