存储器的数据建立时间的测量电路和测量方法
【专利摘要】本发明公开了一种存储器的数据建立时间的测量电路，包括：第一D触发器，通过第一时钟信号控制输出数据到存储器的数据输入端；存储器的数据输出端连接第二D触发器的数据输入端并在第三时钟信号的控制下输出；第二时钟信号连接到存储器的时钟输入端；第三时钟信号连接到第二D触发器的时钟输入端；由多级缓冲器串联形成缓冲器串联电路输出第一至三时钟信号并能调节第一至三时钟信号之间的上述沿的偏移值；通过对第一至三时钟信号的偏移值的大小设置逐步逼近得到存储器的数据建立时间。本发明还公开了一种存储器的数据建立时间的测量方法。本发明能提高测试精度。
【专利说明】
存储器的数据建立时间的测量电路和测量方法
技术领域
[0001]本发明涉及半导体集成电路领域，特别是涉及一种存储器的数据建立时间(Setup)的测量电路;本发明还涉及一种存储器的数据建立时间的测量方法。
【背景技术】
[0002]如图1所示，是存储器的数据建立时间的示意图；存储器的数据输入端连接数据输入信号Data，时钟输入端连接时钟输入信号CLK，在时钟输入信号CLK的上升沿，存储器的的输出端输出数据。存储器要实现正确输出的一个条件是数据输入信号Data必须在距离时钟输入信号CLK的上升沿的一个数据建立时间之前就保持稳定，在时钟输入信号CLK的上升沿之前的数据建立时间内变化的信号将不会被输出。
[0003]在图1中Setup是两根虚线之间延时，由图1可知，由图1可知，当数据输入信号Data在时钟输入信号CLK的上升沿之前的超过setup时间的宽度都保持不变时，这时输出信号是正确的；而当数据输入信号Data在时钟输入信号CLK的上升沿之前的Setup时间的宽度内就变化时，这时输出信号将不正确。
[0004]现有测试存储器的Setup值的方法是通过机台外加数据输入信号Data和时钟输入信号CLK，逼近数据输入信号Data和时钟输入信号CLK上升沿来测试Setup值。
[0005]现有测试方法受机台，探针卡(probecard)和测试连线等因素的影响，精度不够尚O
【发明内容】
[0006]本发明所要解决的技术问题是提供一种存储器的数据建立时间的测量电路，能提高测试精度。为此，本发明还提供一种存储器的数据建立时间的测量方法。
[0007]为解决上述技术问题，本发明提供的存储器的数据建立时间的测量电路包括:
[0008]第一D触发器，其数据输出端连接到存储器的数据输入端;所述第一 D触发器的数据输入端连接输入数据，所述第一 D触发器的时钟输入端连接第一时钟信号。
[0009]第二D触发器，所述存储器的数据输出端连接第二 D触发器的数据输入端;所述第二 D触发器的数据输出端输出数据。
[0010]第二时钟信号连接连接到所述存储器的时钟输入端。
[0011 ]第三时钟信号连接到所述第二 D触发器的时钟输入端。
[0012]缓冲器串联电路，由多级缓冲器串联形成，所述缓冲器串联电路中的前一级缓冲器的输出端连接到后一级缓冲器的输入端，所述缓冲器串联电路中的各级缓冲器的延时相同。
[0013]时钟输入信号连接到所述缓冲器串联电路的第一级缓冲器的输入端，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号由所述缓冲器串联电路的对应级数的缓冲器输出，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的频率都等于所述时钟输入信号的频率，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号之间的上升沿的偏移值对应于缓冲器之间的级数差乘以一级缓冲器的延时。
[0014]所述输入数据在所述第一时钟信号的上升沿锁存到所述第一D触发器中，在所述输入数据变化时，令所述第一时钟信号的上升沿超前于所述第二时钟信号上升沿的偏移值为第一偏移值，所述第二时钟信号的上升沿超前于所述第三时钟信号上升沿的偏移值为第二偏移值，所述第二偏移值设置为大于所述第二D触发器的数据建立时间，通过调节所述第一偏移值的大小逐步逼近得到所述存储器的数据建立时间，所述第一偏移值大于等于所述存储器的数据建立时间时，所述输出数据正确;所述第一偏移值小于所述存储器的数据建立时间时，所述输出数据不正确。
[0015]进一步的改进是，所述缓冲器串联电路的各级缓冲器都分别包括3个输出端，3个输出端分别作为所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出端，每一个输出端都包括一个开关，通过所述开关控制所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出。
[0016]进一步的改进是，所述第二时钟信号通过一个D触发器延迟单元连接到所述存储器的时钟输入端。
[0017]进一步的改进是，所述第三时钟信号通过一个D触发器延迟单元连接到所述第二D触发器的时钟输入端。
[0018]为解决上述技术问题，本发明提供的存储器的数据建立时间的测量方法包括如下步骤:
[0019]步骤一、加入所述时钟输入信号到所述缓冲器串联电路，从所述缓冲器串联电路输出所述第一时钟信号、所述第二时钟信号和所述第三时钟信号。
[0020]步骤二、加入所述输入数据到所述第一D触发器的数据输入端。
[0021]步骤三、对所述输入数据进行变化，所述第二偏移值设置为大于所述第二D触发器的数据建立时间，通过调节所述第一偏移值的大小逐步逼近得到所述存储器的数据建立时间，所述第一偏移值大于等于所述存储器的数据建立时间时，所述输出数据正确;所述第一偏移值小于所述存储器的数据建立时间时，所述输出数据不正确。
[0022]进一步的改进是，所述缓冲器串联电路的各级缓冲器都分别包括3个输出端，3个输出端分别作为所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出端，每一个输出端都包括一个开关，通过所述开关控制所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出。
[0023]本发明测试电路中外部的时钟输入信号和输入数据并不直接连接到存储器的时钟输入端和数据输入端，而是通过将时钟输入信号用多个缓冲器转换后形成的内部信号来实现对存储器的数据建立时间的测试，故能消除机台、探针卡和测试连线等外部因素对测试结果的影响，所以本发明能提高测试精度。
【附图说明】
[0024]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0025]图1是存储器的数据建立时间的示意图；
[0026]图2是存储器的数据建立时间的测量电路图。
【具体实施方式】
[0027]如图2所示，是存储器2的数据建立时间的测量电路图，本发明实施例存储器2的数据建立时间的测量电路包括:
[0028]第一D触发器I，其数据输出端即D端连接到存储器2的数据输入端即A端，第一D触发器I在图2中用DFFl表示，存储器用Mem表示;所述第一 D触发器I的数据输入端连接输入数据A，所述第一 D触发器I的时钟输入端即CLK端连接第一时钟信号CLKI。
[0029]第二 D触发器3，第二 D触发器3在图2中用DFF2表示，所述存储器2的数据输出端即Q端连接第二D触发器3的数据输入端即D端;所述第二 D触发器3的数据输出端即Q端输出数据Q0
[0030]第二时钟信号CLKM连接到所述存储器2的时钟输入端即CLK端。较佳为，第二时钟信号CLKM通过一个D触发器延迟单元4连接到所述存储器2的时钟输入端即CLK端，D触发器延迟单元在图2中用DFFD表示。
[0031]第三时钟信号CLKO连接到所述第二D触发器3的时钟输入端即CLK端。较佳为，第三时钟信号CLKO通过一个D触发器延迟单元5连接到所述第二 D触发器3的时钟输入端即CLK端。
[0032]缓冲器串联电路，由多级缓冲器6串联形成，所述缓冲器串联电路中的前一级缓冲器6的输出端连接到后一级缓冲器6的输入端，所述缓冲器串联电路中的各级缓冲器6的延时相同。
[0033]时钟输入信号CLK连接到所述缓冲器串联电路的第一级缓冲器6的输入端，所述第一时钟信号CLK1、所述第二时钟信号CLKM和所述第三时钟信号CLKO由所述缓冲器串联电路的对应级数的缓冲器6输出，所述第一时钟信号CLK1、所述第二时钟信号CLKM和所述第三时钟信号CLKO节的频率都等于所述时钟输入信号CLK的频率，所述第一时钟信号CLK1、所述第二时钟信号CLKM和所述第三时钟信号CLKO之间的上升沿的偏移值即相位差对应于缓冲器6之间的级数差乘以一级缓冲器6的延时。
[0034]所述输入数据A在所述第一时钟信号CLKI的上升沿锁存到所述第一D触发器I中，在所述输入数据A变化时，令所述第一时钟信号CLKI的上升沿超前于所述第二时钟信号CLKM上升沿的偏移值为第一偏移值，所述第二时钟信号CLKM的上升沿超前于所述第三时钟信号CLKO上升沿的偏移值为第二偏移值，所述第二偏移值设置为大于所述第二 D触发器3的数据建立时间，通过调节所述第一偏移值的大小逐步逼近得到所述存储器2的数据建立时间，所述第一偏移值大于等于所述存储器2的数据建立时间时，所述输出数据正确;所述第一偏移值小于所述存储器2的数据建立时间时，所述输出数据不正确。
[0035]所述缓冲器串联电路的各级缓冲器6都分别包括3个输出端，3个输出端分别作为所述第一时钟信号CLK1、所述第二时钟信号CLKM和所述第三时钟信号CLKO节的输出端，每一个输出端都包括一个开关7，通过所述开关7控制所述第一时钟信号CLK1、所述第二时钟信号CLKM和所述第三时钟信号CLKO节的输出。
[0036]本发明实施例存储器的数据建立时间的测量方法包括如下步骤:
[0037]步骤一、加入所述时钟输入信号CLK到所述缓冲器串联电路，从所述缓冲器串联电路输出所述第一时钟信号CLK1、所述第二时钟信号CLKM和所述第三时钟信号CLK0。
[0038]步骤二、加入所述输入数据A到所述第一D触发器I的数据输入端。
[0039]步骤三、对所述输入数据A进行变化，所述第二偏移值设置为大于所述第二D触发器3的数据建立时间，通过调节所述第一偏移值的大小逐步逼近得到所述存储器2的数据建立时间，所述第一偏移值大于等于所述存储器2的数据建立时间时，所述输出数据正确;所述第一偏移值小于所述存储器2的数据建立时间时，所述输出数据不正确。
[0040]由图2所示可知，本发明实施例测试电路中外部的时钟输入信号CLK和输入数据A并不直接连接到存储器2的时钟输入端和数据输入端，而是通过将时钟输入信号CLK用多个缓冲器6转换后形成的内部信号来实现对存储器2的数据建立时间的测试，即时钟信号CLK1、CLKM和CLKO以及第一D触发器I的输出信号都为内部信号，能消除机台、探针卡和测试连线等外部因素对测试结果的影响，所以本发明实施例能提高测试精度。
[0041]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种存储器的数据建立时间的测量电路，其特征在于，包括: 第一 D触发器，其数据输出端连接到存储器的数据输入端;所述第一 D触发器的数据输入端连接输入数据，所述第一 D触发器的时钟输入端连接第一时钟信号； 第二 D触发器，所述存储器的数据输出端连接第二 D触发器的数据输入端;所述第二 D触发器的数据输出端输出数据； 第二时钟信号连接连接到所述存储器的时钟输入端； 第三时钟信号连接到所述第二 D触发器的时钟输入端； 缓冲器串联电路，由多级缓冲器串联形成，所述缓冲器串联电路中的前一级缓冲器的输出端连接到后一级缓冲器的输入端，所述缓冲器串联电路中的各级缓冲器的延时相同；时钟输入信号连接到所述缓冲器串联电路的第一级缓冲器的输入端，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号由所述缓冲器串联电路的对应级数的缓冲器输出，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的频率都等于所述时钟输入信号的频率，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号之间的上升沿的偏移值对应于缓冲器之间的级数差乘以一级缓冲器的延时； 所述输入数据在所述第一时钟信号的上升沿锁存到所述第一D触发器中，在所述输入数据变化时，令所述第一时钟信号的上升沿超前于所述第二时钟信号上升沿的偏移值为第一偏移值，所述第二时钟信号的上升沿超前于所述第三时钟信号上升沿的偏移值为第二偏移值，所述第二偏移值设置为大于所述第二 D触发器的数据建立时间，通过调节所述第一偏移值的大小逐步逼近得到所述存储器的数据建立时间，所述第一偏移值大于等于所述存储器的数据建立时间时，所述输出数据正确;所述第一偏移值小于所述存储器的数据建立时间时，所述输出数据不正确。2.如权利要求1所述的存储器的数据建立时间的测量电路，其特征在于:所述缓冲器串联电路的各级缓冲器都分别包括3个输出端，3个输出端分别作为所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出端，每一个输出端都包括一个开关，通过所述开关控制所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出。3.如权利要求1所述的存储器的数据建立时间的测量电路，其特征在于:所述第二时钟信号通过一个D触发器延迟单元连接到所述存储器的时钟输入端。4.如权利要求1所述的存储器的数据建立时间的测量电路，其特征在于:所述第三时钟信号通过一个D触发器延迟单元连接到所述第二 D触发器的时钟输入端。5.使用如权利要求1所述的存储器的数据建立时间的测量电路进行测量的方法，其特征在于，包括如下步骤: 步骤一、加入所述时钟输入信号到所述缓冲器串联电路，从所述缓冲器串联电路输出所述第一时钟信号、所述第二时钟信号和所述第三时钟信号； 步骤二、加入所述输入数据到所述第一 D触发器的数据输入端； 步骤三、对所述输入数据进行变化，所述第二偏移值设置为大于所述第二 D触发器的数据建立时间，通过调节所述第一偏移值的大小逐步逼近得到所述存储器的数据建立时间，所述第一偏移值大于等于所述存储器的数据建立时间时，所述输出数据正确;所述第一偏移值小于所述存储器的数据建立时间时，所述输出数据不正确。6.如权利要求5所述的方法，其特征在于:所述缓冲器串联电路的各级缓冲器都分别包括3个输出端，3个输出端分别作为所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出端，每一个输出端都包括一个开关，通过所述开关控制所述第一时钟信号、所述第二时钟信号和所述第三时钟信号节的输出。
【文档编号】G11C16/32GK105845179SQ201610242235
【公开日】2016年8月10日
【申请日】2016年4月19日
【发明人】李云艳, 杨光华
【申请人】上海华虹宏力半导体制造有限公司