半导体存储装置及数据写入方法
【专利摘要】本发明题为半导体存储装置及数据写入方法。提供一种半导体存储装置，以在行方向邻接的数据字间使位的排列顺序反转配置的存储器阵列中，通过不需要电路面积大的数据保持电路和电压转换电路的简易电路结构的变更，能够与存储器容量的大小无关地用3次的写入来写入干扰调查用的棋盘形图案。采用这样的结构，即，利用来自控制电路的控制信号，行解码器和列解码器除了存储器阵列的单一地址选择模式之外，能够分别将动作切换至全选择模式和按奇偶选择模式。
【专利说明】
半导体存储装置及数据写入方法
技术领域
[0001]本发明涉及半导体存储装置，更具体涉及存储器阵列的行列选择机构。
【背景技术】
[0002]图4是示出现有的EEPROM的存储器阵列的电路图。I个地址由用多个位组成的存储字(memory word)构成，存储器单元由保持数据的浮动栅401和选择位的控制栅402构成，保持I位的信息。通常，从存储器的数据读出是从MSB、即数据的最上面位侧开始，因此从需要最先读出的MSB侧开始存放在靠近字选择器的存储器单元。在最远的存储器单元存放有数据字的LSB、即数据的最下面位。在利用EEPROM的存储器阵列的制造过程中，为了检查邻接的存储器单元间不发生数据干扰的情况，需要写入邻接的存储器单元彼此的存放数据位成为反转的状态的棋盘形图案(checkerboard pattern)。
[0003]作为棋盘形图案写入的方法，存在实施按每I字的写入的方法或如在现有技术中提出的那样对存储器阵列的行解码器设置按奇偶选择功能，对它们分别写入位反转的数据的方法。
[0004]现有技术文献
专利文献
专利文献1:日本特公平4一66080号公报专利文献2:日本特开2001 — 236795号公报。
【发明内容】
[0005]发明要解决的课题
然而，在实施按每I字的写入的方法中测试时间也与存储器容量成比例地增大。
[0006]另外，如图2那样，近年来的存储器阵列中在行方向邻接的存储字采取以列方向为轴而反转的配置，另外在列方向邻接的存储字采取以行方向为轴而反转的配置。本配置的优点是能够在邻接存储字间共有与存储字连接的源线，因此能够将存储器阵列内的源线布线所需要的面积缩小二分之一这一点，对缩小芯片面积而言也是不可欠缺的必要技术。
[0007]在采用本配置的存储器阵列中，在行方向邻接的存储字成为LSB彼此或MSB彼此最接近的配置，因此仅以现有技术那样的行解码器的按奇偶选择是无法写入棋盘形图案的。
[0008]作为用于解决的一种方案，如图3所示，一般采用设置按存储器阵列内的构成一行的全字量的每个存储器单元分别进行数据的保持和写入电压的转换的数据供给单元的结构。
[0009]然而，数据保持电路和电压转换电路以及连接它们的总线的量也增加，因此有芯片面积增大、控制也繁琐的缺点。
[0010]本发明鉴于该点而成，提供在邻接的存储器为了共有源线而以字单位反转配置的存储器阵列中也不用增加数据供给单元、进而写入所花费的时间不与存储器容量成比例而能够写入棋盘形图案的半导体存储装置。
[0011]用于解决课题的方案
为了解决课题，通过下述的要素来构成本发明中的半导体存储装置。
[0012]由以下部分构成:存储器阵列，具备多个由多个存储器单元群和一个字选择器构成的存储字，在行方向邻接的存储字分别以列方向为轴反转配置，在列方向邻接的存储字分别以行方向为轴反转配置，使多个存储字以矩阵状排列;地址计数器，保持用于选择存储器阵列内的特定的一个字的地址；行解码器，与地址计数器连接，能够功能切换为一行选择、偶数行成批选择、奇数行成批选择、全行成批选择模式;列解码器，与地址计数器连接，能够功能切换为一列选择、偶数列成批选择、奇数列成批选择、全列成批选择模式；以及控制电路，控制列解码器和行解码器的功能切换。
[0013]发明效果
依据本发明的半导体存储装置，由于不需要对芯片面积影响较大的数据保持电路和电压转换电路，所以用简易的电路结构与存储器容量的大小无关地能够通过3次写入来写入干扰调查用的棋盘形图案。
【附图说明】
[0014]图1是示出本发明的半导体存储装置的框图。
[0015]图2是示出成为本发明的适合对象的近年来的存储器阵列的配置的电路图。
[0016]图3是示出现有的半导体存储装置的框图。
[0017]图4是示出现有的存储器阵列的配置的电路图。
【具体实施方式】
[0018]以下，参照附图，对本发明的实施方式进行说明。
[0019]图1是示出本发明所涉及的半导体存储装置的框图。
[0020]首先，对半导体存储装置的结构进行说明。半导体存储装置具备:存储器阵列100;数据供给单元110;行解码器130;列解码器140;地址计数器150;控制电路160;位线总线111;偶数行选择信号总线131;奇数行选择信号总线132;偶数列选择信号总线141;奇数列选择信号总线142;地址总线151;行列奇偶选择信号线161;以及存储器阵列全选择信号线162。
[0021]存储器阵列100通过将由字选择器102和存储字群101组成的存储字矩阵状排列而构成。数据供给单元110保持I个字的写入数据字，并且将写入数据转换为写入电压。地址计数器150保持地址数据。控制电路160控制行列的两解码器。
[0022]位线总线111由I个字的位线构成，连接存储器阵列100和数据供给单元110。偶数行选择信号总线131连接存储器阵列100和行解码器130，汇聚了选择存储器阵列100内的行的信号总线之中选择偶数行的信号线。奇数行选择信号总线132连接存储器阵列100和行解码器130，汇聚了选择存储器阵列100内的行的信号总线之中选择奇数行的信号线。偶数列选择信号总线141连接存储器阵列100和列解码器140，汇聚了选择存储器阵列100内的列的信号总线之中选择偶数列的信号线。奇数列选择信号总线142连接存储器阵列100和列解码器140，汇聚了选择存储器阵列100内的列的信号总线之中选择奇数列的信号线。地址总线151连接地址计数器150与行解码器130、列解码器140。行列奇偶选择信号线161连接控制电路160与行解码器130、列解码器140。存储器阵列全选择信号线162连接控制电路160与行解码器130、列解码器140。
[0023]关于存储器阵列100内的各存储字的配置，在行方向邻接的存储字分别以列方向为轴反转，在列方向邻接的存储字分别以行方向为轴反转，如图2所示的那样实行源线的布线共有化。在本实施例中，存储器阵列100内的与全部数据字连接的位线按对应的每个位共用。例如，数据字的MSB的情况下全部数据字的MSB连接有共用的MSB用位线。
[0024]接着，对半导体存储装置的动作进行说明。关于通常的数据写入，以向任意(N行，M列)的存储字进行数据写入的情况为例。
[0025]控制电路160使存储器阵列全选择信号线162和行列奇偶选择信号线161为否定(negate)，将行解码器130和列解码器140切换到单一地址选择模式。单一地址选择模式中行解码器130和列解码器140分别断言(assert)从地址总线151发送的地址数据所表示的单一的行选择信号线及列选择信号线。接着，向地址计数器150存放指定存储器阵列100内的(N行，M列)的数据。存放的地址数据经由地址总线151向行解码器130、列解码器140供给。行解码器130对从偶数行选择信号总线131、奇数行选择信号总线132之中表示N行的行选择信号线进行断言，使处于第N行的全部字选择器102和全部存储器单元成为选择状态。列解码器140对从偶数列选择信号总线141、奇数列选择信号总线142之中表示M列的列选择信号线进行断言，向处于第M列的全部字选择器102供给写入用电压。存储器阵列100内的字选择器102仅在选择状态时向地址内位选择信号线将来自列地址选择信号的写入用电压供给到存储器单元。结果，行地址选择信号和列地址选择信号均成为断言状态的存储字在存储器阵列100内仅存在I个字，对于供给写入电压的I个字的存储器单元，从数据供给单元110经由位线总线111供给转换为写入电压的数据，从而进行数据写入。
[0026]接着，说明对存储器阵列100进行棋盘形图案的写入的情况。
[0027]通过控制电路160使存储器阵列全选择信号线162断言，将行解码器130和列解码器140切换到全选择模式。全选择模式中与地址数据无关地断言全行地址选择信号和全列地址选择信号。在数据供给单元110中存放有存储字内邻接的存储器单元的数据反转的图案，例如，在I个字由8位构成的情况下存放数据(10101010)或数据(01010101)。若在该状态下实施存储器写入，则对存储器阵列100内的全部存储字写入与存放在数据锁存器的数据相同的数据。
[0028]接着，否定存储器阵列全选择信号线162，使行列奇偶选择信号线161断言，将行解码器130和列解码器140切换为奇偶选择模式。奇偶选择模式中，行解码器130基于来自地址总线151的地址数据，对偶数行选择信号总线131或奇数行选择信号总线132的某一个进行断言。列解码器140基于来自地址总线151的地址数据，对偶数列选择信号总线141或奇数列选择信号总线142的某一个进行断言。
[0029]接着，向地址计数器150存放指定存储器阵列100内的(N行，M列)的数据。存放的地址数据经由地址总线151向行解码器130、列解码器140供给。行解码器130基于地址数据，对选择N行的行选择信号和奇偶编号相等的行选择信号全部进行断言。列解码器140基于地址数据，对选择M列的列选择信号和奇偶编号相等的列选择信号全部进行断言。结果，包括(N行，M列)的存储字的存储器阵列100内的四分之一的存储字成为选择状态。
[0030]对数据供给单元110预先存放与全面写入时反转的图案。例如，若在I个字由8位构成的情况下全面写入时存放数据(1111 )，则向数据供给单元110存放数据(01010101)。若在该状态下实施存储器写入，则对包括(N行，M列)的存储字的存储器阵列100内的四分之一写入邻接位的数据反转的图案。
[0031 ]接着，向地址计数器150存放指定存储器阵列100内的(N.1行，M+1列)的数据。存放的地址数据经由地址总线151向行解码器130、列解码器140供给。若行解码器130、列解码器140执行数据写入，则向包括(N+1行，M+1列)的存储字的存储器阵列100内的四分之一写入与(N行，M列)相同的数据。结果，对存储器阵列100写入棋盘形图案。即，如果与存储器容量无关地存在3次的写入时间及数据发送时间就写入棋盘形图案。
[0032]如以上说明的那样，本实施方式的半导体存储装置在全面写入I次后实施2次四分之一写入，从而实现了棋盘形图案的写入，但是以第I次的四分之一写入和第2次的四分之一写入分别指定不同的行地址及列地址即可，不论四分之一写入时指定的地址顺序如何。例如，在设第I次的四分之一写入中指定的地址为(N行，M+1列)的情况下，第2次的四分之一写入中指定(N+1行，M列)。另外为了使对全存储器单元的写入次数均匀，以四分之一写入方式对(N行，M列)、(N+1行，M列)写入相同的数据，并以四分之一写入向(N行，M+1列)、(N+1行，M+1列)写入位与之前的数据反转的数据，从而能够以共4次的写入实现棋盘形图案的写入。该方法中写入时间虽然增加I次，但是具有能够在存储器阵列100内使写入次数均匀的优点。另外，构成存储字的位数能够与奇偶无关地构成为任意的数。
[0033]标号说明
100存储器阵列；101存储器单元群(I个字)；102字选择器；110数据供给单元；111位线总线；130行解码器；131行选择信号总线(偶数行选择用)；132行选择信号总线(奇数行选择用)；140列解码器；141列选择信号总线(偶数列选择用)；142列选择信号总线(奇数列选择用)；150地址计数器；151地址信号总线；160控制电路；161行列奇偶选择信号线；162存储器阵列全选择信号线。
【主权项】
1.一种半导体存储装置，其特征在于，具备: 存储器阵列，具备多个由多个存储器单元群和一个字选择器构成的存储字，在行方向邻接的所述存储字分别以列方向为轴反转配置，在列方向邻接的所述存储字分别以行方向为轴反转配置，使所述多个存储字以矩阵状排列； 数据供给单元，与所述存储器阵列连接，供给一个字的写入数据； 地址计数器，保持用于选择所述存储器阵列内的特定的一个字的地址； 行解码器，与所述地址计数器连接，能够功能切换为一行选择、偶数行成批选择、奇数行成批选择、全行成批选择模式； 列解码器，与所述地址计数器连接，能够功能切换为一列选择、偶数列成批选择、奇数列成批选择、全列成批选择模式；以及 控制电路，控制所述列解码器和所述行解码器的功能切换。2.一种数据写入方法，其特征在于， 关于权利要求1所述的半导体存储装置，具有: 选择全行成批选择且全列成批选择模式，向全部存储字写入在存储字内邻接的存储器单元的数据反转的图案的数据的工序； 接着，选择偶数或奇数行成批选择及偶数列或奇数列成批选择模式，向所选择的存储字写入与所述反转的图案相反的图案的数据的工序； 进而，选择在所述偶数或奇数行成批选择及偶数列或奇数列成批选择模式中未被选择的奇数行或偶数行成批选择及奇数列或偶数列成批选择模式，向所选择的存储字写入与所述反转的图案相反的图案的相同图案的数据的工序。
【文档编号】G11C16/10GK105845176SQ201610063968
【公开日】2016年8月10日
【申请日】2016年1月29日
【发明人】后藤智次
【申请人】精工半导体有限公司