包括嵌入式磁性隧道结的逻辑芯片的利记博彩app
【技术领域】
[0001]本发明的实施例涉及半导体器件的领域，并且具体而言，涉及具有嵌入式存储器的逻辑芯片。
【背景技术】
[0002]将存储器直接集成到逻辑芯片(例如，微处理器芯片)上使得与具有物理上分开的逻辑芯片和存储芯片相比能够获得更宽的总线和更高的运行速度。这种存储器可以包括传统的基于电荷的存储器技术，例如动态随机存取存储器(DRAM)和NAND闪存存储器。
【附图说明】
[0003]根据所附权利要求、一个或多个示例性实施例的以下【具体实施方式】、以及相对应的附图，本发明的实施例的特征和优点将变得显而易见，在附图中:
[0004]图1描绘了本发明的实施例中的包括嵌入式磁性隧道结的逻辑芯片。
[0005]图2-16描绘了本发明的实施例中的用于制造包括嵌入式磁性隧道结的逻辑芯片的工艺。
[0006]图17描绘了本发明的实施例中的包括嵌入式磁性隧道结的逻辑芯片。
[0007]图18描绘了本发明的实施例中的磁性隧道结。
[0008]图19描绘了用于本发明的实施例中的系统。
【具体实施方式】
[0009]现在将参照附图，其中类似的结构可以设有类似的后缀附图标记。为了更清楚的示出各实施例的结构，本文中所包括的附图是集成电路结构的图示表示。因此，所制造的集成电路结构的实际外观(例如在显微照片中)可以看起来不同，然而仍然包含了所示出的实施例的所要求保护的结构。此外，附图可以仅示出对理解所示出的实施例有用的结构。可能不包括本领域已知的附加结构，以保持附图的清楚性。“实施例”、“各种实施例”等指示所描述的(多个)实施例可以包括特定特征、结构或特性，但是并非每个实施例都必需包括特定特征、结构或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些或全部或者无此特征。“第一”、“第二”、“第三”等描述共同的对象并且指示相似对象的不同实例被提及。这种形容词不暗示所描述的对象必须采用时间上、空间上的给定顺序、排名或任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或相互作用，但是它们可以或可以不直接物理或电接触。同样，虽然相似或相同的数字可以用于表示不同图片中的相同或相似的部分，但是这样做并不表示包括相似或相同数字的所有图片组成单个或相同实施例。可以参照所示的X-Z坐标系来理解诸如“上面”、“下面”、“在…上方”和“在…下方”等的术语，并且可以参照X-Y坐标系或非Z坐标系来理解诸如“相邻”等的术语。
[0010]如上所述，将存储器直接集成到逻辑芯片上具有优点。这种存储器可以包括DRAM和NAND闪存存储器。然而，DRAM和NAND闪存存储器具有与越来越精确的电荷布局和感测要求有关的可缩放性问题，并且因此将基于电荷的存储器直接嵌入到高性能逻辑芯片上在例如亚20nm的技术节点方面是有问题的。
[0011]实施例包括集成有存储器的逻辑芯片；然而存储器缩放到比传统的基于电荷的存储器可能具有的几何形状更小的几何形状。在一个实施例中，存储器是自旋转移矩磁阻随机存取存储器(STT-MRAM)，其依靠电阻率而非电荷作为信息载体。更具体地，实施例包括嵌入在逻辑芯片(例如，处理器)的存储器层内的至少一个STT-MRAM存储器。至少一个STT-MRAM存储器可以包括具有至少一个磁性隧道结(MTJ)的至少一个STT-MRAM阵列。除STT-MRAM之外的诸如电阻式RAM(RRAM)等的其它存储器用于其它实施例中。
[0012]实施例将STT-MRAM集成在逻辑芯片内，其中存储器包括MTJ，其具有上MTJ层、下MTJ层、以及与上MTJ层和下MTJ层直接接触的隧道势皇；其中上MTJ层包括上MTJ层侧壁，并且下MTJ层包括与上MTJ层水平偏移的下MTJ侧壁。另一个实施例包括位于衬底上的包含MTJ的存储器区域、以及逻辑区域；其中水平面与MTJ相交，第一层间电介质(ILD)材料与MTJ相邻，并且第二 ILD材料包括在逻辑区域中，第一和第二 ILD材料彼此不等同。在实施例中，第一 ILD和第二 ILD彼此直接接触。本文中描述了其它实施例。
[0013]图1描绘了实施例中的包括嵌入式MTJ的逻辑芯片。尽管MTJ可以包括多层非常薄的金属薄膜，但是出于讨论的目的，在图1中MTJ薄膜堆叠体可以被分成四个部分:“底部MTJ” 140 (MTJ的底层)、“隧道势皇” 135、“顶部MTJ” 125 (MTJ的顶层)、以及硬掩模层130。图1示出了全部包括在M2金属层165中的三个MTJ。三个MTJ被包括在硅衬底195以及总体上由层190表示的各累积层上。出于讨论的目的，三个MTJ被示出为嵌入在M2165中，但是三个MTJ还可以被嵌入在诸如金属层Ml 180、M3150等的其它互连层中。
[0014]出于清楚的目的，在图1中并未标注一些细节，但是当使用图2-16来讨论用于图1的器件的制造工艺时，那些细节将变得更加清楚。例如，尽管在图1中存在若干间隔体部分，但出于清楚的目的而可能只标注了一个这种部分。然而，可以在图2-16中的一个或多个图中标注其它部分。
[0015]在图1的实施例中，侧壁间隔体120沿着图案化的硬掩模130和顶部MTJ 125薄膜的边缘设置。侧壁间隔体120保护顶部MTJ 125薄膜的边缘以使其免受氧化和/或腐蚀。
[0016]在实施例中，与隧道势皇135和底部MTJ 140薄膜的边缘相比，在硬掩模130与顶部MTJ 125薄膜的边缘之间存在水平间距。该水平间距关于顶部MTJ至底部MTJ短路提供了裕量。
[0017]实施例在隧道势皇135和底部MTJ 140薄膜的边缘上包括蚀刻停止薄膜115的剩余部分。薄膜115保护隧道势皇薄膜135和底部MTJ薄膜140以使其免受侧壁氧化和/或腐蚀。
[0018]实施例在逻辑区域105 (例如，处理器)和包括嵌入式MTJ的存储器层110中保留相同的常规低k ILD材料155、170、185。这样做有助于使实施例满足现代高性能逻辑芯片的严格的RC延迟要求。然而，区域110还包括可流动的氧化物层145，其提供未在区域105 (或区域105的至少部分)中找到的ILD。
[0019]图1示出了 4个要素:(I)侧壁间隔体120，⑵与隧道势皇135和底部MTJ 140薄膜的边缘相比，在硬掩模130与顶部MTJ 125薄膜的边缘之间具有水平间距，(3)位于隧道势皇135和底部MTJ 140薄膜的边缘上的蚀刻停止薄膜115的剩余部分，以及(4)位于逻辑区域105 (例如，处理器)和存储器层110中的相同的常规低k ILD材料155、170、185，其它实施例不需要包括所有这些要素。其它实施例可以包括这四个要素的任何组合或子集，例如包括要素⑴和⑵而不包括要素⑶和/或(4)。
[0020]图2-16描绘了本发明的实施例中的用于制造包括嵌入式MTJ区域110的逻辑芯片区域105的工艺。在图2中，工艺步骤从晶片195开始，在晶片195上，最顶层表面在Ml层180内具有图案化的互连层。Ml层180包括在ILD 185内。出于讨论的目的，工艺流程被示出为从晶片开始，所述晶片在其最顶层表面上具有图案化的Ml互连，但是最顶层表面可以是一些其它互连层(即，M2、M3、M4等)。晶片195在最顶层的图案化的互连层下方还可以具有其它后端和前端层190。
[0021]在图3中，对MTJ金属薄膜堆叠体(层140、135、125)进行沉积并随后对硬掩模材料130进行沉积。在实施例中，沉积MTJ金属薄膜堆叠体的方法为物理气相沉积(PVD)溅镀。在实施例中，底部MTJ薄膜140由以下材料组成(从底部到顶部):3nm钽(Ta) ；20nm铂锰(PtMn) ;2.3nm 铁化钴(Co70Fe30) ；0.8nm IT (Ru) ;2.5nm 钴铁硼(Co60Fe20B20)0 隧道势皇135包括1.2nm氧化镁(MgO)，顶部MTJ 125薄膜包括2.5nm Co60Fe20B20,并且硬掩模130材料包括50nm Ta。在这种实施例中，硬掩模(I)可以按顺序沉积在用于沉积MTJ金属薄膜堆叠体的相同溅镀工具内，并且(2)是导电的。关于溅镀工具，由于硬掩模、顶部MTJ、隧道势皇、以及底部MTJ中的所有薄膜都是溅镀薄膜，所以所有这些薄膜都可以在不破坏真空的情况下按顺序沉积在一个溅镀工具内。不破坏真空的优点在于各个金属薄膜的表面不会氧化，并且因此几乎不存在MTJ层的电气性质的退化。关于硬掩模的导电特性，由于硬掩模的导电性，当需要建立至MTJ的顶表面的电连接时，在流程中不需要随后去除硬掩模。其它实施例具有其它厚度的底部MTJ140、隧道势皇135、和/或顶部MTJ 125以按照需要改变MTJ的电气特性。同样，底部MTJ 140、隧道势皇135、顶部MTJ 125和硬掩模130中可以使用其它材料，以按照需要获得不同MTJ电气特性。
[0022]在图4中，在晶片表面的需要MTJ的那些区域(区域110)之上涂覆抗蚀剂层109并对其进行图案化。
[0023]在图5中，使用例如干法蚀刻技术来蚀刻暴露的硬掩模130材料，并且使用例如等离子体灰处理来去除任何剩余的抗蚀剂。在图6中，使用例如RIE干法蚀刻技术来蚀刻顶部MTJ薄膜125，在隧道势皇135材料处停止。在图7中，晶片表面覆盖有“间隔体”120薄膜，例如氮化硅、氧化硅、氮氧化硅、碳化硅、或碳掺杂的氮化硅。在图8中，各向异性干法蚀刻用于在保留垂直侧壁上的间隔体材料的同时，从晶片的所有水平表面中去除间隔体12