专利名称：具有冗余电路的半导体存储器的利记博彩app
技术领域：
本发明一般涉及半导体存储器，特别是涉及具有冗余电路的半导体存储器。
正如从已有技术可知的，半导体存储器包括布置成行列矩阵的存储器单元阵列、用于对存储器单元各行之一选择地编址的行地址译码器、和用于对存储器单元各列之一选择地编址的列地址译码器。随着半导体存储器愈加的高度集成，芯片上不合格单元的数量相应地增多。这些缺陷一般是在老化时检测出的。目前，高密度存储器包括冗余存储器单元。更具体地讲，行和列地址译码器具有冗余电路，用于断开有缺陷单元并用制造于芯片上的冗余电路有效地进行置换。用于断开有缺陷单元和用冗余单元进行置换的一种技术是通过使用可熔断线路。老化之后封装之前，如果发现存储单元不合格，使用激光使可熔断线路部位汽化，从而产生开路。在用激光使适当的可熔断线路开路之后，封装芯片并复测存储器。在某些情况下，封装工艺本身会引起产生缺陷，从而降低了封装后的存储器的实用性。
根据本发明，提供一种具有存储单元阵列的存储器。该阵列包括一系列正常存储单元和冗余存储单元。设置译码器，用于根据一个地址和正常条件信号选择一个编址的正常存储单元，并适用于根据该地址和故障条件信号对冗余存储单元编址。设置具有电可擦只读存储单元的冗余译码器。该冗余译码器适用于当所述只读存储单元被编程为故障条件时，产生正常条件信号，并把正常条件信号转换成故障条件信号。
每个只读存储单元包括闪速存储单元、铁电存储单元、或者其它这类电可擦只读存储单元，基本上是非易失的并能够使其编程状态保持相当长的时间。采用这种设置，由于电可擦只读存储单元是电可编程的，所以可以在存储器封装之后用冗余存储单元置换正常存储单元中有缺陷的单元。
根据本发明的另一特征，提供具有存储单元阵列的存储器。该阵列包括多行和多列正常存储单元和一行和一列冗余存储单元。设置行译码器，用于根据一行地址和正常行条件信号选择一行编址的正常存储单元，并适用于根据该行地址和行故障条件信号对该行冗余存储单元编址。设置列译码器，用于根据一列地址和正常列条件信号选择一列编址的正常存储单元，并适用于根据该列地址和列故障条件信号对该列冗余存储单元编址。一个冗余行译码器具有多个第一电可擦只读存储单元。冗余行译码器适用于当被选择的多个第一只读存储单元被编程为行故障条件时，产生正常行条件信号并把正常行条件信号变换成行故障条件信号。被选择的多个第一只读存储单元对应于存在有缺陷条件的一行正常存储单元，被编程为行故障条件。一个冗余列译码器具有多个第二电可擦只读存储单元。冗余列译码器适用于当被选择的多个第二只读存储单元被编程为列故障条件时，产生正常列条件信号并把正常列条件信号变换成列故障条件信号。被选择的多个第二只读存储单元对应于存在有缺陷条件的一列正常存储单元，被编程为列故障条件。
在本发明的一个实施例中，阵列中的存储单元是动态随机存取存储单元，亦即DRAM单元。每个只读存储单元包括具有源、漏和栅区的晶体管，这些源、漏和栅区形成在与DRAM单元为同一的半导体体中。第一绝缘层位于栅区之上。第一浮栅位于第一绝缘层之上。第二绝缘层位于第一浮栅之上。而且，第二栅区位于第二绝缘层之上。根据浮栅中存储的电荷对只读存储单元进行编程。
从以下的具体说明并参考附图可以更容易地了解本发明的其它特征及发明本身。
图1是根据本发明的存储器的简化示意图。
图2是图1的存储器所用电可擦只读存储单元的简图。
参见图1，展示的存储器10具有存储单元14N、14R的阵列12。存储器10例如是随机存取存储器(RAM)电路、动态RAM(DRAM)电路、同步DRAM(SDRAM)电路、静态RAM(SRAM)电路、或合并DRAM-逻辑电路、或者任何电路器件。更具体地讲，阵列10包括一系列行和列的正常存储单元14N和一行和一列冗余存储单元14R。这里，为了便于理解，仅展示了四行R0-R3和四列C0-C3存储器10，应该知道一般的存储器将有16、32或更多的这种行和列。
设置行译码器部分16。行译码器部分16包括正常行译码器18和冗余行译码器19。正常行译码器18适用于当按下述方式由冗余译码器19在线20上产生正常行条件信号时，根据行地址、这里是两位地址A、B，选择正常存储器单元14N的行R0-R3中编址的一行。这里只要这样说就行了，封装存储器之后，如果在存储器10的后封装测试过程中发现正常存储单元14N有缺陷，则按下述方式对译码器16的冗余行译码器19编程，根据行地址A、B对冗余存储单元14R的行RN寻址，置换存在有缺陷的正常存储单元14N的行R0-R3。
这样，正常行译码器18包括一系列AND栅210-213，每个具有分别与正常存储单元14N的行R0-R3中相应一行耦合的输出端，如图所示。行译码器18包括一对反相器19A、19B，每个分别与地址位A和B之一耦合，如图所示，分别产生地址位即A、B的补码。每个AND栅210-213上馈入在线20信号，此外，还馈入如下信号A,B；A,B；A,B；和A,B，如图所示。于是，假设在线信号20是逻辑1，如果在线位A和B是00，则AND栅210的输出是逻辑1(亦即在正常行条件)，每个AND栅211-213的输出是逻辑0。因此，对应于00的AB上的行地址，仅选择了行R0。按相同方式，01、10和11的地址AB将分别选择行R1、R2和R3。应予注意如果在线20逻辑信号是逻辑0(亦即在故障行条件)，则将不选择行R0-R3中的任何一个。
冗余行译码器19具有多个、这里是四个第一电可擦只读存储单元301-304。冗余行译码器19适用于在后封装测试模式过程中产生在线20正常行条件信号。如果存储器10封装之后，而且存储器的后封装测试检测出各行R0-R3之一中的正常存储单元14N有缺陷，则利用行冗余编程终端32R上的信号，使冗余行译码器19处于编程的条件。对应于终端32R上的信号和具有存在缺陷的正常单元14N的行R0-R3中之一的地址，由该地址选择的一对只读存储单元301-304被编程为导通条件，冗余译码器19从而把在线正常行条件信号30(亦即逻辑1)变换成行故障条件信号(逻辑0)。亦即，在后测试之后发现一行正常存储单元14N有缺陷时，则把选择的第一多个只读存储单元编程为一行故障条件。第一多个只读存储单元301-304中被选择的各个单元被编程为对应于具有缺陷条件的存储单元14N的正常行R0-R3之一的行故障条件。
例如，考虑每个只读存储单元301-304是闪速存储单元，作为其示范例这里是单元301如图2所示。这种单元301包括半导体本体，其中形成有源区S、漏区D和位于源和漏区之间的栅区。栅区具有形成在其表面上的绝缘层。在绝缘层上形成掺杂的多晶硅层，提供用于单元的浮栅。第二绝缘层位于浮栅上。栅电极位于第二绝缘层上。应予注意半导体本体中也形成DRAM单元41N和14R。于是，通过使栅极暴露于紫外线，把任何可能在浮栅中的电荷去除，使只读存储单元处于非导通条件，通过使电荷隧穿进入浮栅，在源和栅电极之间产生电位，将只读存储单元编程为导通条件。
再参见图1，注意到单元301-304的栅电极与行冗余编程终端32R连接。单元301-304的漏区D分别与在线信号A,B,A,B连接，如图所示。单元301和302的源区S连接在一起并与AND栅极40的第一输入端连接。单元303和304的源区S连接在一起并与AND栅极40的第二输入端连接。AND栅极40的输出通过反相器42馈至线路20。于是，后封装测试之后，以施加给行冗余编程终端32R的电压并且以有缺陷行的地址，这里在本实施例中，施加行地址AB的行R1，亦即A=0,B=1，单元302和303被编程，亦即电荷隧穿进入其浮栅，导致单元302和303处于导通条件。于是，由于AND栅极40产生逻辑1时反相器42在线路20上产生逻辑0，所以当01的AB地址施加给行译码器部分16置换行R1时，冗余行RR被选择。
设置列译码器部分22。列译码器部分22等效于行译码器部分16，包括正常列译码器24和冗余列译码器26。正常列译码器部分24适用于当按下述方式根据列地址、这里是两位地址C、D、和由冗余译码器26在线28上产生的正常行条件信号，选择正常存储单元14N的列C0-C4中编址的一列。这里只要这样说就行了，封装存储器之后，如果在存储器10的后封装测试过程中发现正常存储单元14N有缺陷，则译码器部分22的冗余列译码器24，适用于按下述方式根据列地址C、D和在线路28上产生的列故障条件信号，对冗余存储单元14R的列CN寻址，置换存在缺陷的正常存储单元14N的列C0-C3。这样，假设在线28信号是逻辑1,00、01、10、和11的地址CD将分别选择列C0、C1、C2和C3。应予注意如果在线28逻辑信号是逻辑0，将不选择列C0-C3中的任何一个。
冗余列译码器22等效于冗余列译码器19，具有一系列第二电可擦只读存储单元(未示出)。当根据在冗余列编程终端32C上的冗余列编程信号，对一系列第二只读存储单元中被选择的一个(未示出)编程为列故障条件时，冗余列译码器22适用于产生在线28正常列条件信号，并把在线28正常列条件信号变换成列故障条件信号。一系列第二只读存储单元中被选择的那些，被编程为对应于存在有缺陷条件的存储单元的正常列之一的列故障条件。
其它实施例均处于权利要求书的精神和范围之内。
权利要求
1．一种存储器，包括存储单元阵列，所述阵列包括一系列正常的存储单元和冗余存储单元；译码器，用于根据一个地址和正常条件信号而选择一个编址的正常存储单元，并适用于根据该地址和故障条件信号对冗余存储单元编址；具有电可擦只读存储单元的冗余译码器，所述冗余译码器适用于当所述只读存储单元被编程为故障条件时，产生正常条件信号，并把正常条件信号转换成故障条件信号。
2．一种存储器，包括存储单元阵列，所述阵列包括多行正常存储单元和一行冗余存储单元；译码器，用于根据一地址和正常条件信号而选择一行编址的正常存储单元，并适用于根据该地址和故障条件信号对该行冗余存储单元编址；具有一系列电可擦只读存储单元的冗余译码器，所述冗余译码器适用于当被选择的只读存储单元被编程为故障条件时，产生正常条件信号，并把正常条件信号转换成故障条件信号，所选择的被编程为故障条件的只读存储单元对应于存在有缺陷条件的一个存储单元正常行。
3．一种存储器，包括存储单元阵列，所述阵列包括多行和多列正常存储单元和一行和一列冗余存储单元；行译码器，用于根据一行地址和正常行条件信号选择被编址的一行正常存储单元，并适用于根据该行地址和一行故障条件信号对该行冗余存储单元编址；列译码器，用于根据一列地址和正常列条件信号选择被编址的一列正常存储单元，并适用于根据该列地址和一列故障条件信号对该列冗余存储单元编址；具有一系列第一电可擦只读存储单元的冗余行译码器，所述冗余行译码器适用于当被选择的多个第一只读存储单元被编程为行故障条件时，产生正常行条件信号并把正常行条件信号变换成行故障条件信号，所选择的被编程为行故障条件的多个第一只读存储单元对应于存在有缺陷条件的一行正常存储单元；具有一系列第二电可擦只读存储单元的冗余列译码器，所述冗余列译码器适用于当被选择的多个第二只读存储单元被编程为列故障条件时，产生正常列条件信号并把正常列条件信号变换成列故障条件信号，所选择的被编程为列故障条件的多个第二只读存储单元对应于存在有缺陷条件的一列正常存储单元。
4．根据权利要求3的存储器，其中第一和第二多个只读存储单元中的每一个包括闪速存储单元。
5．根据权利要求3的存储器，其中第一和第二多个只读存储单元中的每一个包括铁电存储单元。
6．根据权利要求3的存储器，其中每个只读存储单元包括具有形成在半导体本体上的源、漏和栅区的晶体管；位于栅区之上的第一绝缘层；位于第一绝缘层之上的第一浮栅；位于第一浮栅之上的第二绝缘层；和位于第二绝缘层之上的第二栅区。
7．根据权利要求6的存储器，其中第一栅区包括掺杂的多晶硅。
全文摘要
一种具有存储单元阵列的存储器,包括多个正常存储单元和冗余存储单元。译码器用于以一地址和正常条件信号选择被编址的一正常存储单元,适用于以该地址和故障条件信号对冗余存储单元编址。有电可擦只读存储单元的冗余译码器,适用于当所述只读存储单元被编程为故障条件时,产生正常条件信号,并把正常条件信号转换成故障条件信号。每个只读存储单元包括闪速存储单元、铁电存储单元、或其它类电可擦只读存储单元,基本上是非易失的并能使编程状态保持长时间。
文档编号G11C11/34GK1224897SQ9811968
公开日1999年8月4日 申请日期1998年9月22日 优先权日1998年9月22日
发明者卡尔－彼得·普费弗尔, 马丁·高尔 申请人:西门子公司