专利名称：具备能抑制消耗电流的接口电路的半导体存储器的利记博彩app
技术领域：
本发明涉及半导体存储器，特别是涉及能以多种工作模式工作的结构，即用于实现半导体存储器的低消耗电流和高速工作的结构。
使用
图11简单地说明现有的半导体存储器。
图11中示出的现有的半导体存储器9000具备输入缓冲器1.1、1.2、…、1.m、内部电路900和输出缓冲器9.1、9.2、…、9.n。
输入缓冲器1.1、1.2、…、1.m(以下，总称为输入缓冲器1)分别判定从外部传送来的信号EXT1、EXT2、…、EXTm的逻辑电平，生成对应的逻辑电平的内部信号，输出到内部电路900。内部电路900根据从各个输入缓冲器1供给的内部信号，进行规定的工作。输出缓冲器9.1、9.2、…、9.n放大由内部电路900生成的信号，并输出(信号D1、D2、…、Dn)到外部。作为输入缓冲器1，可举出作为TTL(晶体管晶体管逻辑)系列接口的代表例的LVTTL接口。
在此，使用图12说明输入缓冲器1的具体的结构的一例。
图12中示出的输入缓冲器1是现有的LVTTL接口的一种，由NOR电路构成(以下，简单地称为NOR电路1)。
图12中示出的NOR电路1包含P沟道型MOS晶体管PLT1和PLT2以及N沟道型MOS晶体管NLT1和NLT2。P沟道型MOS晶体管PLT1和PLT2串联连接在电源电位VDD和N沟道型MOS晶体管NLT1和NLT2的一个导通端子之间。N沟道型MOS晶体管NLT1和NLT2的另一个导通端子连接到接地电位。
P沟道型MOS晶体管PLT2和N沟道型MOS晶体管NLT1的各自的栅电极接收输入信号VIN(图11中的信号EXT1、EXT2、…、EXTm的任一个)。
P沟道型MOS晶体管PLT2和N沟道型MOS晶体管NLT1构成CMOS倒相器。P沟道型MOS晶体管PLT1和N沟道型MOS晶体管NLT2是控制晶体管，各自的栅电极接收激活信号SEL。NOR电路1响应P沟道型MOS晶体管PLT1和N沟道型MOS晶体管NLT2的导通/非导通状态，变成启动(enable)/禁止(disenable)状态。
响应输入信号VIN，从P沟道型MOS晶体管PLT2、N沟道型MOS晶体管NLTl和N沟道型MOS晶体管NLT2的连接节点输出信号VOUT。将信号VOUT传送到图1中示出的内部电路900。
在LVTTL接口的情况下，从芯片外部输入的输入信号VIN的电位的上限是2.0V，下限是0.8V(LVTTL电平)。
在LVTTL电平下，构成接口电路1的MOS晶体管的任一个都成为导通状态，产生穿通电流。因此，在芯片为非选择状态下，接口电路1响应激活信号SEL而变成非激活(禁止)状态，以免在接口部分中消耗无用的功率。
其次，说明图12中示出的NOR电路1的工作。在激活信号SEL为低电平的激活状态的情况下，P沟道型MOS晶体管PLT1变成导通状态，N沟道型MOS晶体管NLT2变成非导通状态。由此，输入信号VIN变成可输入的状态。例如，如果输入高电平的输入信号VIN(2.0V)，则N沟道型MOS晶体管NLT1变成导通状态，输出低电平的信号VOUT。此外，如果输入低电平的输入信号VIN(0.8V)，则P沟道型MOS晶体管PLT2变成导通状态，输出高电平的信号VOUT。
在激活信号SEL为高电平的非激活状态的情况下，P沟道型MOS晶体管PLT1变成非导通状态，N沟道型MOS晶体管NLT2变成导通状态。由此，NOR电路2成为禁止状态，输出信号VOUT与输入信号VIN无关，固定于低电平。
上述的LVTTL接口是对应于电源电压VDD为3.3V的规格，可覆盖约60MHz～100MHz的工作频率。
但是，近年来CPU、MPU等的工作频率提高，对连接CPU、MPU等与存储器的逻辑接口的高速化的要求越来越强。
在这种情况下，LVTTL接口也达到了其性能的极限。在使用TTL系列的接口时，在工作频率低的情况下没有问题，但如果工作频率提高，则上冲(overshoot)及下冲(undershoot)现象变得明显，此外，由于切换而变动的电源电位及接地电位为原因而发生的噪音、反射噪音、或串扰(crosstalk)噪音等噪音增大，对芯片整体的工作造成严重的问题。此外，在总线系列中，由于传送信号的振幅(LVTTL电平的宽度)大，故也引起装置的消耗功率变大的问题。因此，能抑制信号的振幅的高速接口的实用化变得很必要。
作为解决这个问题的对策，有作为高速接口的SSTL(Stub SeriesTerminated Logic桩模块串联端接逻辑)接口。使用图13说明SSTL接口的构成。
如图13所示，SSTL接口电路2包含P沟道型MOS晶体管PST1和PST2以及N沟道型MOS晶体管NST1、NST2和NST3。SSTL接口电路2由差分放大电路构成。以下，为了简单起见，将SSTL接口电路2称为差分放大器2。
如图13所示，P沟道型MOS晶体管PST1和N沟道型MOS晶体管NST1串联连接在电源电位VDD与节点Z1之间。P沟道型MOS晶体管PST2和N沟道型MOS晶体管NST2串联连接在电源电位VDD与节点Z1之间。
P沟道型MOS晶体管PST1和PST2的各自的栅电极都连接到P沟道型MOS晶体管PST1与N沟道型MOS晶体管NST1的连接节点(记为节点X1)上。
N沟道型MOS晶体管NST1的栅电极接收中间电位、例如电源电位VDD×0.45V(电源电位VDD为3.3V时，约1.5V)的基准电位Vref。N沟道型MOS晶体管NST2在栅电极处接收输入信号VIN。输入信号VIN是相对于基准电位Vref以微小的振幅VH(例如，±0.4V)上下振荡的信号。
N沟道型MOS晶体管NST3连接在节点Z1与接地电位之间。N沟道型MOS晶体管NST3在栅电极处接收激活信号SEL。N沟道型MOS晶体管NST3是控制晶体管，差分放大器2响应N沟道型MOS晶体管NST3的导通/非导通状态，变成启动/禁止状态。
响应输入信号VIN，从P沟道型MOS晶体管PST2和N沟道型MOS晶体管NST2的连接节点输出信号VOUT。将信号VOUT例如传送到图11中示出的内部电路900。
其次说明图13中示出的差分放大器2的工作。在激活信号SEL为低电平的激活状态下，差分放大器2成为启动状态，将输入信号VIN与基准电位Vref的电位差放大后输出。例如，如果输入高电平的输入信号VIN，则信号VOUT下降到低电平。此外，如果输入低电平的输入信号VIN，则信号VOUT上升到高电平。
在激活信号SEL为高电平的非激活状态下，差分放大器2成为禁止状态，输出信号VOUT与输入信号VIN无关，固定于低电平。
再有，由于差分放大器2的结构是以导电方式的双绞线结构，噪音成分被抵消。因而，具有能高速传送振幅小的信号的优点。
但是，在图13中示出的差分放大器2中，由于经常供给作为中间电位的基准电位Vref，故N沟道型MOS晶体管NST1经常处于导通状态。
因而，在激活信号SEL为高电平的情况下(启动状态)，将节点X1拉到接地电位。因此，如果节点X1的电位超过P沟道型MOS晶体管的阈值电压，则P沟道型MOS晶体管PST1开始导通，将节点X1的电位固定于从P沟道型MOS晶体管PST1供给的电流的能力与从N沟道型MOS晶体管NST1供给的电流的能力相平衡的电位处。
即，在激活信号SEL为高电平的情况下(启动状态)，意味着穿通电流(电流)从P沟道型MOS晶体管PST1通过N沟道型MOS晶体管NST1流动。
因而，在半导体存储器9000中，在采用了图13中示出的差分放大器2的情况下，即使在尽可能打算抑制消耗功率的工作模式下，也存在只要接收输入信号就流过很大的穿通电流(消耗电流)的问题。
因此，本发明的目的在于，提供一种在实现高速信号传送的同时，能在抑制消耗电流的特定的模式下降低在接口部分产生的消耗功率的半导体存储器。
本发明的半导体存储器具备模式检测电路；接收从外部传送来的输入信号的输入端子；以及响应输入信号而工作的内部电路，其中，模式检测电路响应从外部输入的模式指定信号，检测出特定的模式被指定的情况，作为检测结果输出对应的模式触发信号，其中，从外部传送来的输入信号在特定的模式下，是第1电位电平的信号，在除特定的模式以外的模式下，是在第2电位电平上重叠了小振幅逻辑信号的信号，还具备第1接口电路和第2接口电路，其中，第1接口电路在特定的模式下激活，根据从输入端子输入的输入信号的电位电平与阈值的比较，判定输入信号的逻辑电平，将对应于判定结果的内部信号输出到内部电路，第2接口电路在除特定的模式以外的模式下激活，根据从输入端子输入的输入信号的电位电平与第2电位电平的比较，判定输入信号的逻辑电平，将对应于判定结果的内部信号输出到内部电路。
因而，本发明的主要的优点在于，通过设置2种接口电路并对其进行切换，在通常的模式下，通过传送小振幅的信号来实现高速接口，在特定的模式下，可降低在接口部分中的消耗电流。
特别是在自更新模式下，通过切换接口电路，可抑制消耗功率。
特别是在自更新模式下，通过使LVTTL接口工作，可抑制在自更新模式中的接口部分的消耗电流。
特别是在除特定的模式以外的模式下，通过使作为SSTL接口的差分放大器工作，可高速地传送信号。
图1是示出本发明的实施例1的半导体存储器1000的主要部分的结构的一例的概略框图。
图2是示出本发明的实施例1的时钟缓冲器120的主要部分的结构的一例的图。
图3是示出本发明的实施例1的接口电路100的具体结构的一例的电路图。
图4A～图4H是用于说明图1～图3中示出的本发明的实施例1的半导体存储器1000的工作的时序图。
图5是示出实施例2的接口电路200的具体结构的一例的电路图。
图6A～图6H是用于说明图5中示出的接口电路200.1的工作的时序图。
图7是示出实施例2的接口电路200的另一具体结构的电路图。
图8A～图8H是用于说明图7中示出的接口电路200.2的工作的时序图。
图9是示出本发明的实施例2的接口电路200的具体结构的一例的电路图。
图10A～图10H是用于说明图9中示出的接口电路200.3的工作的时序图。
图11是示出现有的半导体存储器9000的主要部分的结构的概略框图。
图12是示出现有的输入缓冲器1(LVTTL接口电路)的具体结构的一例的电路图。
图13是示出现有的SSTL接口电路2的具体结构的一例的电路图。本发明的实施例1的半导体存储器具备多个接口电路，通过响应与工作模式而切换接口电路，可实现高速传送和降低消耗电流。
使用图1说明本发明的实施例1的半导体存储器。
图1中示出的半导体存储器1000包含地址缓冲器121、控制缓冲器122和模式寄存器124。
地址缓冲器121从地址引脚取入外部地址信号A，将对应的内部地址信号输出到控制电路123。控制缓冲器122从多个控制引脚接收外部控制信号(例如，外部行地址选通信号/RAS、外部列地址选通信号/CAS、外部写启动信号/WE等)，将对应的内部控制信号输出到控制电路123。
控制电路123响应从地址缓冲器121接收的内部地址信号和从控制缓冲器122接收的内部控制信号，生成使内部电路工作的内部信号。模式寄存器124从控制电路123接收内部信号。通过将内部信号之一取入到模式寄存器124中，来决定半导体存储器1000的工作模式。
半导体存储器1000还包含存储单元阵列126、输入输出缓冲器128、自更新计数器125和时钟缓冲器120。
存储单元阵列126包含图中未示出的多个存储单元。响应从控制电路123接收的内部信号和由模式寄存器124决定的模式，向图中未示出的存储单元进行数据的写入或读出。输入输出缓冲器128从输入输出数据引脚接收写入到存储单元阵列126中的数据，或将从存储单元阵列126读出的数据输出到数据输入输出引脚(DQ)。
例如，在读出工作模式下，通过外部控制信号的组合将模式寄存器124设置于读出工作模式。再者，对应于外部地址信号A的存储单元成为选择状态。而且，根据控制电路123的控制，进行被选择的存储单元的存储信息的读出。将被读出的存储单元的存储信息传送到输入输出缓冲器128，从数据输入输出引脚(DQ)输出到外部。在写入工作模式下，在选择了某个存储单元之后，将从数据输入输出引脚输入的数据DQ写入到被选择的存储单元中。
时钟缓冲器120接收外部时钟信号ext.CLK，输出与其同步的内部时钟信号。包含控制电路123、地址缓冲器121和控制缓冲器122的内部电路与对应于外部时钟信号ext.CLK的内部时钟信号的上升定时(timing)同步地工作。
时钟缓冲器120还接收外部时钟启动信号ext.CKE，输出对应的内部信号。外部时钟启动信号ext.CKE在自更新模式下，保持一定的电位电平(具体地说，是低电平)，在除自更新模式以外的模式下，经常地保持高电平(基准电位Vref+振幅VH)状态。
模式寄存器124通过多个外部控制信号和对应于低电平的外部时钟启动信号ext.CKE的内部信号的组合，检测出自更新模式被指定的情况，输出自更新触发信号SEL。自更新计数器125响应自更新触发信号SEL，发生内部地址信号。
在自更新模式下，根据由自更新计数器125发生的内部地址信号，自动地进行存储单元阵列126中包含的存储单元的更新。除时钟缓冲器120以外的缓冲器(地址缓冲器121、控制缓冲器122和输入输出缓冲器128)响应对应于低电平的外部时钟启动信号ext.CKE的内部信号，分别停止其工作。即，在自更新模式下，来自地址引脚、控制引脚和数据输入输出引脚的输入分别变成禁止接收的状态，只是时钟缓冲器120处于工作状态。
时钟缓冲器120如下面所述那样，包含多个接口电路，根据特定的模式来切换取入输入信号的接口电路。以下，作为具体例，对特定的工作模式是自更新模式、作为接口电路切换对象的输入信号是时钟启动信号CKE、即对应于外部时钟启动信号ext.CKE的内部信号时的工作进行描述。
其次，使用图2说明本发明的实施例1中的时钟缓冲器120中包含的接口电路。图2中示出的时钟缓冲器120包含接口电路100、逻辑电路102和NOR电路104。
接口电路100如下面所述那样，包含2种接口电路。接口电路100从节点N1接收自更新触发信号SEL，从节点N2接收内部信号、即时钟启动信号CKE，从节点N3接收基准电位Vref。接口电路100响应自更新触发信号SEL，从节点N4或节点N5分别输出对应于时钟启动信号CKE的VOUT1或VOUT2。
逻辑电路102接收VOUT1或VOUT2，使逻辑电平一致。NOR电路104从逻辑电路102接收对应于信号VOUT1的信号或对应于信号VOUT2的信号，输出对应于时钟启动信号CKE的内部信号(在图2中是OUT)。
其次，使用图3说明接口电路100的具体结构。
接口电路100包含NOR电路1和差分放大器2。
如图12中已说明的那样，NOR电路1包含P沟道型MOS晶体管PLT1和PLT2以及N沟道型MOS晶体管NLT1和NLT2。
P沟道型MOS晶体管PLT1和N沟道型MOS晶体管NLT2的各自的栅电极接收自更新触发信号SEL。此外P沟道型MOS晶体管PLT2和N沟道型MOS晶体管NLT1的各自的栅电极接收时钟启动信号CKE。
响应时钟启动信号CKE，从与P沟道型MOS晶体管PLT2和N沟道型MOS晶体管NLT1的连接节点连接的节点N4输出信号VOUT1。再有，NOR电路1如以上所述，是LVTTL接口，响应LVTTL电平的输入信号，输出VOUT1。
如图13所说明的那样，差分放大器2包含P沟道型MOS晶体管PST1和PST2以及N沟道型MOS晶体管NST1、NST2和NST3。
N沟道型MOS晶体管NST3的栅电极接收自更新触发信号SEL。N沟道型MOS晶体管NST2的栅电极接收时钟启动信号CKE。N沟道型MOS晶体管NST1的栅电极接收基准电位Vref。响应时钟启动信号CKE，从与P沟道型MOS晶体管PST2和N沟道型MOS晶体管NST2的连接节点连接的节点N5输出信号VOUT2。再有，差分放大器2如以上所述，是SSTL接口，响应以中间电位、即基准电位Vref为基准微小地振荡的信号，输出VOUT2。
其次，使用作为时序图的图4A～图4H，说明图1～图3中示出的半导体存储器1000中的主要部分的工作。
首先，说明在除自更新模式以外的模式下的半导体存储器1000的工作(时刻tO～t1)。此时，自更新触发信号SEL处于高电平的非激活状态。N沟道型MOS晶体管NST3为导通状态，节点Z1(N沟道型MOS晶体管NST1与N沟道型MOS晶体管NST2的连接节点)的电位处于低电平。因而，差分放大器2处于启动状态。
另一方面，P沟道型MOS晶体管PLT1是非导通状态，N沟道型MOS晶体管NLT2是导通状态，节点Y1(P沟道型MOS晶体管PLT1和P沟道型MOS晶体管PLT2的连接节点)的电位处于比低电平稍高的状态。由此，NOR电路1处于禁止状态。
在该状态下如果输入高电平(基准电位Vref+振幅VH)的时钟启动信号CKE，则差分放大器2放大时钟启动信号CKE的与基准电位Vref的电位差，输出VOUT2。由NOR电路1输出的VOUT1维持于低电平。
其次，说明指定了自更新模式的情况。此时，与自更新模式对应，发生低电平的自更新触发信号SEL(时刻t1～)。
N沟道型MOS晶体管NST3成为非导通状态，节点Z1的电位上升到P沟道型MOS晶体管PST1与N沟道型MOS晶体管NST1的电流相平衡为止。由此，差分放大器2成为禁止状态。
另一方面，P沟道型MOS晶体管PLT1成为导通状态，节点Y1的电位上升到电源电位VDD。响应时钟启动信号CKE，从NOR电路1输出信号VOUT1。
再有，更具体地说，在自更新模式下，外部时钟启动信号ext.CKE是0.2V以下，由于处于比构成NOR电路1的晶体管的阈值电压低的电压电平，故在构成NOR电路1的CMOS倒相器中，不流过穿通电流。此外，由于差分放大器2处于禁止状态，故不产生电流。因而，与单独地使用差分放大器2作为接口电路的情况相比，可降低消耗电流。
如上所述，本发明的实施例1的半导体存储器在有必要抑制消耗电流的模式(例如，自更新模式)下，通过切换接口电路，可减少消耗电流。关于实施例2的半导体存储器进行说明。实施例2的半导体存储器的整体结构与图1中示出的半导体存储器1000的结构相同。
实施例2的半导体存储器1000具备以下示出的接口电路200，来代替图1示出的接口电路100。使用图5的电路图，说明实施例2的接口电路200具体结构的一例。
对于与图3中示出的实施例1的接口电路100相同的结构要素，附以相同的记号和符号，省略其说明。图5中示出的接口电路200(以下称为接口电路200.1)包含倒相电路I2、NAND电路3和差分放大器4。
倒相电路I2将在节点N1接收的自更新触发信号SEL反转后输出(称为反转自更新触发信号/SEL)。
差分放大器4包含P沟道型MOS晶体管PST1和PST2以及N沟道型MOS晶体管NST1、NST2和NST3。关于其结构，与图2中已说明的结构一样。
再者，差分放大器4包含倒相电路I1。倒相电路I1将反转自更新触发信号/SEL反转后输出。N沟道型MOS晶体管NST3的栅电极通过倒相电路I1接收与自更新触发信号SEL同步的信号。响应时钟启动信号CKE，从与P沟道型MOS晶体管PST2和N沟道型MOS晶体管NST2的连接节点连接的节点N5输出信号VOUT2。再有，差分放大器4如以上所述，是SSTL接口。
NAND电路3包含P沟道型MOS晶体管PLT3和PLT4以及N沟道型MOS晶体管NLT3和NLT4。将P沟道型MOS晶体管PLT3和P沟道型MOS晶体管PLT4并联地连接在电源电位VDD与N沟道型MOS晶体管NLT3的一个导通端子之间。将N沟道型MOS晶体管NLT4的一个导通端子与接地电位连接，将另一个导通端子与N沟道型MOS晶体管NLT3的另一个导通端子和通过节点Y2连接。
P沟道型MOS晶体管PLT3和N沟道型MOS晶体管NLT3的各自的栅电极接收时钟启动信号CKE。P沟道型MOS晶体管PLT4和N沟道型MOS晶体管NLT4的各自的栅电极从倒相电路I2接收反转自更新触发信号/SEL。响应时钟启动信号CKE，从与P沟道型MOS晶体管PST3和N沟道型MOS晶体管NST3的连接节点连接的节点N4输出信号VOUT1。再有，NAND电路3是LVTTL接口的一种，响应LVTTL电平的输入信号，将信号VOUT1输出。
其次，使用图6A～图6H的时序图，说明图5中示出的接口电路200.1的工作。
首先，说明在除自更新模式以外的模式下的工作(时刻t0～t1)。此时，自更新触发信号SEL处于高电平(反转自更新触发信号/SEL是低电平)的非激活状态，N沟道型MOS晶体管NST3是导通状态，节点Z1(N沟道型MOS晶体管NLT1与N沟道型MOS晶体管NLT2的连接节点)的电位处于低电平。由此，差分放大器4处于启动状态。
另一方面，N沟道型MOS晶体管NLT4是非导通状态，P沟道型MOS晶体管PLT4是导通状态，节点Y2(N沟道型MOS晶体管NLT3和N沟道型MOS晶体管NLT4的连接节点)的电位处于比低电平稍高的状态。由此，NAND电路3处于禁止状态。
在该状态下如果输入高电平(基准电位Vref+振幅VH)的时钟启动信号CKE，则差分放大器4放大时钟启动信号CKE的与基准电位Vref的电位差，输出信号VOUT2。由NAND电路3输出的VOUT1维持于低电平。
其次，说明指定了自更新模式的情况。此时，与自更新模式对应，发生低电平的自更新触发信号SEL(时刻t1～)。
N沟道型MOS晶体管NST3成为非导通状态，节点Z1的电位上升到P沟道型MOS晶体管PST1与N沟道型MOS晶体管NST1的电流相平衡为止。由此，差分放大器4成为禁止状态。
另一方面，N沟道型MOS晶体管NLT4成为导通状态，P沟道型MOS晶体管PLT4成为非导通状态，节点Y2的电位下降到低电平。由此，NAND电路3成为启动状态。响应作为内部信号的时钟启动信号CKE，从NAND电路3输出信号VOUT1。
如上所述，更具体地说，在自更新模式下，外部时钟启动信号ext.CKE是0.2V以下，由于处于比构成NAND电路3的晶体管的阈值电压低的电位电平，故在构成NAND电路3的CMOS倒相器中，不流过穿通电流。此外，由于差分放大器4处于禁止状态，故不产生电流。因而，与单独地使用差分放大器4作为接口电路的情况相比，可降低消耗电流。
其次，使用图7说明本发明的实施例2的接口电路200的其他的具体结构的一例。
对于与图3中示出的接口电路100相同的结构要素，附以相同的符号和记号，省略其说明。
图7中示出的接口电路200(以下称为接口电路200.2)包含NOR电路1和差分放大器5。如上所述，NOR电路1是LVTTL接口，响应自更新触发信号SEL，输出与时钟启动信号CKE对应的信号VOUT1。
差分放大器5包含P沟道型MOS晶体管PST1和PST2以及N沟道型MOS晶体管NST1和NST2。关于P沟道型MOS晶体管PST1和PST2、N沟道型MOS晶体管NST1和NST2的连接关系，与图3中的差分放大器2的结构相同。
差分放大器5还包括倒相电路I3和P沟道型MOS晶体管PST3。倒相电路I3将自更新触发信号SEL反转后输出。
将P沟道型MOS晶体管PST3连接在电源电位VDD与P沟道型MOS晶体管PST1和PST2的各自的一个导通端子之间。P沟道型MOS晶体管PST3是控制品体管，其栅电极通过倒相电路I3，接收将自更新触发信号SEL反转后的信号(称为反转自更新触发信号/SEL)。差分放大器5响应P沟道型MOS晶体管PST3的导通/非导通状态，变成启动/禁止状态。再有，差分放大器5是SSTL接口。
其次，使用图8A～图8H的时序图，说明图7中示出的接口电路200.2的工作。
首先，说明在除自更新模式以外的模式下的工作(时刻t0～t1)。此时，自更新触发信号SEL处于高电平(反转自更新触发信号/SEL是低电平)的非激活状态，P沟道型MOS晶体管PST3是导通状态，节点Z1(N沟道型MOS晶体管NST1与N沟道型MOS晶体管NST2的连接节点)处于低电平的状态。由此，差分放大器5处于启动状态。
另一方面，N沟道型MOS晶体管NLT2是导通状态，P沟道型MOS晶体管PLT1是非导通状态，节点Y1(P沟道型MOS晶体管PLT1和P沟道型MOS晶体管PLT2的连接节点)的电位处于比低电平稍高的状态。由此，NOR电路1处于禁止状态。
在该状态下如果输入高电平(基准电位Vref+振幅VH)的时钟启动信号CKE，则差分放大器5放大时钟启动信号CKE的与基准电位Vref的电位差，输出信号VOUT2。由NOR电路1输出的VOUT1维持于低电平。
其次，说明指定了自更新模式的情况。此时，与自更新模式对应，发生低电平的自更新触发信号SEL(时刻t1～)。
P沟道型MOS晶体管PST3成为非导通状态，差分放大器5成为禁止状态。
另一方面，P沟道型MOS晶体管PLT1成为导通状态，节点Y1的电位上升到电源电位VDD。由此，NOR电路1成为启动状态。响应时钟启动信号CKE，从NOR电路1输出信号VOUT1。
如上所述，更具体地说，在自更新模式下，外部时钟启动信号ext.CKE是0.2V以下，由于处于比构成NOR电路1的晶体管的阈值电压低的电压电平，故在构成NOR电路1的CMOS倒相器中，不流过穿通电流。此外，由于差分放大器5处于禁止状态，故不产生电流。因而，与单独地使用差分放大器5作为接口电路的情况相比，可降低消耗电流。
其次，使用图9说明本发明的实施例2的接口电路200的其他的具体结构的一例。
对于与图3、图5和图7中示出的接口电路100和200相同的结构要素，附以相同的符号和记号，省略其说明。图9中示出的接口电路200(以下称为接口电路200.3)包含倒相电路I4、NAND电路3和差分放大器6。
倒相电路I4将在节点N1接收的自更新触发信号SEL反转后输出(称为反转自更新触发信号/SEL)。
差分放大器6包含P沟道型MOS晶体管PST1、PST2和PST3以及N沟道型MOS晶体管NST1、NST2和NST3。关于这些结构，与图7中已说明的结构一样。
P沟道型MOS晶体管PST3是控制晶体管，P沟道型MOS晶体管PST3的栅电极通过倒相电路I4，接收反转自更新触发信号/SEL。差分放大器6响应P沟道型MOS晶体管PST3的导通/非导通状态，变成启动/禁止状态。再有，差分放大器6是SSTL接口。
作为NAND电路3的控制晶体管的P沟道型MOS晶体管PLT4和N沟道型MOS晶体管NLT4的栅电极分别通过倒相电路I4，接收反转自更新触发信号/SEL。如上所述，NAND电路3是LVTTL接口的一种，响应自更新触发信号SEL，输出对应于时钟启动信号CKE的信号VOUT1。
其次，使用图10A～图10H的时序图，说明图9中示出的接口电路200.3的工作。
首先，说明在除自更新模式以外的模式下的工作(时刻t0～t1)。此时，自更新触发信号SEL处于高电平(反转自更新触发信号/SEL是低电平)的非激活状态，P沟道型MOS晶体管PST3是导通状态，节点Z1(N沟道型MOS晶体管NST1与N沟道型MOS晶体管NST2的连接节点)处于低电平的状态。由此，差分放大器6处于启动状态。
另一方面，N沟道型MOS晶体管NLT4是非导通状态，P沟道型MOS晶体管PLT4是导通状态，节点Y2(N沟道型MOS晶体管NLT3和N沟道型MOS晶体管NLT4的连接节点)的电位处于比低电平稍高的状态。由此，NAND电路3处于禁止状态。
在该状态下如果输入高电平(基准电位Vref+振幅VH)的时钟启动信号CKE，则差分放大器6放大时钟启动信号CKE的与基准电位Vref的电位差，输出信号VOUT2。由NAND电路3输出的VOUT1维持于低电平。
其次，说明指定了自更新模式的情况。此时，与自更新模式对应，发生低电平的自更新触发信号SEL(时刻t1～)。
P沟道型MOS晶体管PST3成为非导通状态，差分放大器6成为禁止状态。
另一方面，N沟道型MOS晶体管NLT4成为导通状态，节点Y2的电位下降到低电平。由此，NAND电路3成为启动状态。响应时钟启动信号CKE，从NAND电路3输出信号VOUT1。
如上所述，更具体地说，在自更新模式下，外部时钟启动信号ext.CKE是O.2V以下，由于处于比构成NAND电路3的晶体管的阈值电压低的电压电平，故在构成NAND电路3的CMOS倒相器中，不流过穿通电流。此外，由于差分放大器6处于禁止状态，故不产生电流。因而，与单独地使用差分放大器6作为接口电路的情况相比，可降低消耗电流。
如上所述，在本发明的实施例2的半导体存储器中，在有必要抑制消耗电流的模式(例如，自更新模式)下，通过切换接口电路，也可减少消耗电流。
权利要求
1．一种半导体存储器，其特征在于具备模式检测装置(124)，该模式检测装置响应从外部输入的模式指定信号，检测出特定的模式被指定的情况，作为检测结果输出对应的模式触发信号；接收从外部传送来的输入信号的输入端子，从外部传送来的输入信号在上述特定的模式下，是第1电位电平的信号，在除上述特定的模式以外的模式下，是在第2电位电平上重叠了小振幅逻辑信号的信号；以及响应输入信号而工作的内部电路，还具备第1接口装置(1,3)和第2接口装置(2,4)，其中，第1接口装置在上述特定的模式下激活，根据从上述输入端子输入的上述输入信号的电位电平与阈值的比较，判定上述输入信号的逻辑电平，将对应于判定结果的内部信号输出到上述内部电路，第2接口装置在除上述特定的模式以外的模式下激活，根据从上述输入端子输入的上述输入信号的电位电平与上述第2电位电平的比较，判定上述输入信号的逻辑电平，将对应于判定结果的内部信号输出到上述内部电路。
2．如权利要求1中所述的半导体存储器，其特征在于还包括存储单元阵列(126)，包含配置成行列状的多个存储单元；以及地址产生装置(125)，响应上述模式检测装置的检测结果，产生指定上述存储单元阵列的上述存储单元的内部地址信号，所谓上述特定模式，是响应上述地址产生装置(125)产生的上述内部地址信号，将上述存储单元的数据更新的自更新模式。
3．如权利要求2中所述的半导体存储器，其特征在于上述第1接口装置(1)由NOR电路构成。
4．如权利要求2中所述的半导体存储器，其特征在于上述第1接口装置由NAND电路(3)构成。
5．如权利要求2中所述的半导体存储器，其特征在于上述第2接口装置(2,4)由放大上述第2电位电平与上述输入信号的电位差的差分放大器构成。
6．如权利要求3中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第1接口装置(1)包括第1P沟道型MOS晶体管(PLT1)，其一个导通端子连接到电源电位；第2P沟道型MOS晶体管(PLT2)，其一个导通端子与上述第1P沟道型MOS晶体管(PLT1)的另一个导通端子连接；以及第1N沟道型MOS晶体管(NLT1)和第2N沟道型MOS晶体管(NLT2)，并联地连接在上述第2P沟道型MOS晶体管(PLT2)的另一个导通端子与接地电位之间，上述第1P沟道型MOS晶体管(PLT1)和上述第2N沟道型MOS晶体管(NLT2)的各自的栅电极接收上述模式触发信号，上述第2P沟道型MOS晶体管(PLT2)和上述第1N沟道型MOS晶体管(NLT1)的各自的栅电极接收上述输入信号，从上述第2P沟道型MOS晶体管(PLT2)与上述第1N沟道型MOS晶体管(NLT1)的连接节点输出上述内部信号。
7．如权利要求4中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第1接口装置(3)包括第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)，其一个导通端子分别连接到电源电位；以及第1N沟道型MOS晶体管(NLT3)和第2N沟道型MOS晶体管(NLT4)，串联地连接在上述第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)的各自的另一个导通端子与接地电位之间，上述第2P沟道型MOS晶体管(PLT4)和上述第2N沟道型MOS晶体管(NLT4)的各自的栅电极接收将上述模式触发信号反转后的信号，上述第1P沟道型MOS晶体管(PLT3)和上述第1N沟道型MOS晶体管(NLT3)的各自的栅电极接收上述输入信号，从上述第1P沟道型MOS晶体管(PLT3)与上述第1N沟道型MOS晶体管(NLT3)的连接节点输出上述内部信号。
8．如权利要求5中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第2接口装置(2)包括第1P沟道型MOS晶体管(PST1)和第2P沟道型MOS晶体管(PST2)，其各自的一个导通端子分别连接到电源电位；第1N沟道型MOS晶体管(NST1)，其一个导通端子与上述第1P沟道型MOS晶体管(PST1)的另一个导通端子连接；第2N沟道型MOS晶体管(NST2)，其一个导通端子与上述第2P沟道型MOS晶体管(PST2)的另一个导通端子连接；以及第3N沟道型MOS晶体管(NST3)，连接在上述第1N沟道型MOS晶体管(NST1)和第2N沟道型MOS晶体管(NST2)的各自的另一个导通端子与接地电位之间，将上述第1P沟道型MOS晶体管(PST1)和上述第2P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第1P沟道型MOS晶体管(PST1)与上述第1N沟道型MOS晶体管(NST1)的连接节点，上述第3N沟道型MOS晶体管(NST3)的栅电极接收上述模式触发信号，上述第1N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第2N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第2P沟道型MOS晶体管(PST2)与上述第2N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
9．如权利要求5中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第2接口装置(4)包括第1P沟道型MOS晶体管(PST1)和第2P沟道型MOS晶体管(PST2)，将各自的一个导通端子连接起来；第1N沟道型MOS晶体管(NST1)，连接在上述第1P沟道型MOS晶体管(PST1)的另一个导通端子与接地电位之间；第2N沟道型MOS晶体管(NST2)，连接在上述第2P沟道型MOS晶体管(PST2)的另一个导通端子与接地电位之间；以及第3P沟道型MOS晶体管(PST3)，连接在上述第1P沟道型MOS晶体管(PST1)和上述第2P沟道型MOS晶体管(PST2)的各自的另一个导通端子与电源电位之间，将上述第1P沟道型MOS晶体管(PST1)和上述第2P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第1P沟道型MOS晶体管(PST1)与上述第1N沟道型MOS晶体管(NST1)的连接节点，上述第3P沟道型MOS晶体管(PST3)的栅电极接收将上述模式触发信号反转后的信号，上述第1N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第2N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第2P沟道型MOS晶体管(PST2)与上述第2N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
10．如权利要求2中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第1接口装置(1)包括第1P沟道型MOS晶体管(PLT1)，其一个导通端子连接到电源电位；第2P沟道型MOS晶体管(PLT2)，其一个导通端子与上述第1P沟道型MOS晶体管(PLT1)的另一个导通端子连接；以及第1N沟道型MOS晶体管(NLT1)和第2N沟道型MOS晶体管(NLT2)，并联地连接在上述第2P沟道型MOS晶体管(PLT2)的另一个导通端子与接地电位之间，上述第1P沟道型MOS晶体管(PLT1)和上述第2N沟道型MOS晶体管(NLT2)的各自的栅电极接收上述模式触发信号，上述第2P沟道型MOS晶体管(PLT2)和上述第1N沟道型MOS晶体管(NLT1)的各自的栅电极接收上述输入信号，从上述第2P沟道型MOS晶体管(PLT2)与上述第1N沟道型MOS晶体管(NLT1)的连接节点输出上述内部信号，上述第2接口装置(2)包括第3P沟道型MOS晶体管(PST1)和第4P沟道型MOS晶体管(PST2)，其各自的一个导通端子分别连接到电源电位；第3N沟道型MOS晶体管(NST1)，其一个导通端子与上述第3P沟道型MOS晶体管(PST1)的另一个导通端子连接；第4N沟道型MOS晶体管(NST2)，其一个导通端子与上述第4P沟道型MOS晶体管(PST2)的另一个导通端子连接；以及第5N沟道型MOS晶体管(NST3)，连接在上述第3N沟道型MOS晶体管(NST1)和第4N沟道型MOS晶体管(NST2)的各自的另一个导通端子与接地电位之间，将上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第3P沟道型MOS晶体管(PST1)与上述第3N沟道型MOS晶体管(NST1)的连接节点，上述第5N沟道型MOS晶体管(NST3)的栅电极接收上述模式触发信号，上述第3N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第4N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第4P沟道型MOS晶体管(PST2)与上述第4 N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
11．如权利要求2中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第1接口装置(3)包括第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)，其一个导通端子分别连接到电源电位；以及第1N沟道型MOS晶体管(NLT3)和第2N沟道型MOS晶体管(NLT4)，串联地连接在上述第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)的各自的另一个导通端子与接地电位之间，上述第2P沟道型MOS晶体管(PLT4)和上述第2N沟道型MOS晶体管(NLT4)的各自的栅电极接收将上述模式触发信号反转后的信号，上述第1P沟道型MOS晶体管(PLT3)和上述第1N沟道型MOS晶体管(NLT3)的各自的栅电极接收上述输入信号，从上述第1P沟道型MOS晶体管(PLT3)与上述第1N沟道型MOS晶体管(NLT3)的连接节点输出上述内部信号，上述第2接口装置(2)包括第3P沟道型MOS晶体管(PST1)和第4P沟道型MOS晶体管(PST2)，其各自的一个导通端子分别连接到电源电位；第3N沟道型MOS晶体管(NST1)，其一个导通端子与上述第3P沟道型MOS晶体管(PST1)的另一个导通端子连接；第4N沟道型MOS晶体管(NST2)，其一个导通端子与上述第4P沟道型MOS晶体管(PST2)的另一个导通端子连接；以及第5N沟道型MOS晶体管(NST3)，连接在上述第3N沟道型MOS晶体管(NST1)和第4N沟道型MOS晶体管(NST2)的各自的另一个导通端子与接地电位之间，将上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第3P沟道型MOS晶体管(PST1)与上述第3N沟道型MOS晶体管(NST1)的连接节点，上述第5N沟道型MOS晶体管(NST3)的栅电板接收上述模式触发信号，上述第3N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第4N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第4P沟道型MOS晶体管(PST2)与上述第4N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
12．如权利要求2中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第1接口装置(1)包括第1P沟道型MOS晶体管(PLT1)，其一个导通端子连接到电源电位；第2P沟道型MOS晶体管(PLT2)，其一个导通端子与上述第1P沟道型MOS晶体管(PLT1)的另一个导通端子连接；以及第1N沟道型MOS晶体管(NLT1)和第2N沟道型MOS晶体管(NLT2)，并联地连接在上述第2P沟道型MOS晶体管(PLT2)的另一个导通端子与接地电位之间，上述第1P沟道型MOS晶体管(PLT1)和上述第2N沟道型MOS晶体管(NLT2)的各自的栅电极接收上述模式触发信号，上述第2P沟道型MOS晶体管(PLT2)和上述第1N沟道型MOS晶体管(NLT1)的各自的栅电极接收上述输入信号，从上述第2P沟道型MOS晶体管(PLT2)与上述第1N沟道型MOS晶体管(NLT1)的连接节点输出上述内部信号，上述第2接口装置(4)包括第3P沟道型MOS晶体管(PST1)和第4P沟道型MOS晶体管(PST2)，将各自的一个导通端子连接起来；第3N沟道型MOS晶体管(NST1)，连接在上述第3P沟道型MOS晶体管(PST1)的另一个导通端子与接地电位之间；第4N沟道型MOS晶体管(NST2)，连接在上述第4P沟道型MOS晶体管(PST2)的另一个导通端子与接地电位之间；以及第5P沟道型MOS晶体管(PST3)，连接在上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的另一个导通端子与电源电位之间，将上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第3P沟道型MOS晶体管(PST1)与上述第3N沟道型MOS晶体管(NST1)的连接节点，上述第5P沟道型MOS晶体管(PST3)的栅电极接收将上述模式触发信号反转后的信号，上述第3N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第4N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第4P沟道型MOS晶体管(PST2)与上述第4N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
13．如权利要求2中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第1接口装置(3)包括第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)，其一个导通端子分别连接到电源电位；以及第1N沟道型MOS晶体管(NLT3)和第2N沟道型MOS晶体管(NLT4)，串联地连接在上述第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)的各自的另一个导通端子与接地电位之间，上述第2P沟道型MOS晶体管(PLT4)和上述第2N沟道型MOS晶体管(NLT4)的各自的栅电极接收将上述模式触发信号反转后的信号，上述第1P沟道型MOS晶体管(PLT3)和上述第1N沟道型MOS晶体管(NLT3)的各自的栅电极接收上述输入信号，从上述第1P沟道型MOS晶体管(PLT3)与上述第1N沟道型MOS晶体管(NLT3)的连接节点输出上述内部信号，上述第2接口装置(4)包括第3P沟道型MOS晶体管(PST1)和第4P沟道型MOS晶体管(PST2)，将各自的一个导通端子连接起来；第3N沟道型MOS晶体管(NST1)，连接在上述第3P沟道型MOS晶体管(PST1)的另一个导通端子与接地电位之间；第4N沟道型MOS晶体管(NST2)，连接在上述第4P沟道型MOS晶体管(PST2)的另一个导通端子与接地电位之间；以及第5P沟道型MOS晶体管(PST3)，连接在上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的另一个导通端子与电源电位之间，将上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第3P沟道型MOS晶体管(PST1)与上述第3N沟道型MOS晶体管(NST1)的连接节点，上述第5P沟道型MOS晶体管(PST3)的栅电极接收将上述模式触发信号反转后的信号，上述第3N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第4N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第4P沟道型MOS晶体管(PST2)与上述第4N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
14．如权利要求1中所述的半导体存储器，其特征在于上述模式触发信号在上述自更新模式下变成低电平的激活状态，上述第1接口装置(1)包括第1P沟道型MOS晶体管(PLT1)，其一个导通端子连接到电源电位；第2P沟道型MOS晶体管(PLT2)，其一个导通端子与上述第1P沟道型MOS晶体管(PLT1)的另一个导通端子连接；以及第1N沟道型MOS晶体管(NLT1)和第2N沟道型MOS晶体管(NLT2)，并联地连接在上述第2P沟道型MOS晶体管(PLT2)的另一个导通端子与接地电位之间，上述第1P沟道型MOS晶体管(PLT1)和上述第2N沟道型MOS晶体管(NLT2)的各自的栅电极接收上述模式触发信号，上述第2P沟道型MOS晶体管(PLT2)和上述第1N沟道型MOS晶体管(NLT1)的各自的栅电极接收上述输入信号，从上述第2P沟道型MOS晶体管(PLT2)与上述第1N沟道型MOS晶体管(NLT1)的连接节点输出上述内部信号，上述第2接口装置(2)包括第3P沟道型MOS晶体管(PST1)和第4P沟道型MOS晶体管(PST2)，其各自的一个导通端子分别连接到电源电位；第3N沟道型MOS晶体管(NST1)，其一个导通端子与上述第3P沟道型MOS晶体管(PST1)的另一个导通端子连接；第4N沟道型MOS晶体管(NST2)，其一个导通端子与上述第4P沟道型MOS晶体管(PST2)的另一个导通端子连接；以及第5N沟道型MOS晶体管(NST3)，连接在上述第3N沟道型MOS晶体管(NST1)和第4N沟道型MOS晶体管(NST2)的各自的另一个导通端子与接地电位之间，将上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第3P沟道型MOS晶体管(PST1)与上述第3N沟道型MOS晶体管(NST1)的连接节点，上述第5N沟道型MOS晶体管(NST3)的栅电极接收上述模式触发信号，上述第3N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第4N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第4P沟道型MOS晶体管(PST2)与上述第4N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
15．如权利要求1中所述的半导体存储器，其特征在于上述模式触发信号在上述特定的模式下变成低电平的激活状态，上述第1接口装置(3)包括第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)，其一个导通端子分别连接到电源电位；以及第1N沟道型MOS晶体管(NLT3)和第2N沟道型MOS晶体管(NLT4)，串联地连接在上述第1P沟道型MOS晶体管(PLT3)和第2P沟道型MOS晶体管(PLT4)的各自的另一个导通端子与接地电位之间，上述第2P沟道型MOS晶体管(PLT4)和上述第2N沟道型MOS晶体管(NLT4)的各自的栅电极接收将上述模式触发信号反转后的信号，上述第1P沟道型MOS晶体管(PLT3)和上述第1N沟道型MOS晶体管(NLT3)的各自的栅电极接收上述输入信号，从上述第1P沟道型MOS晶体管(PLT3)与上述第1N沟道型MOS晶体管(NLT3)的连接节点输出上述内部信号，上述第2接口装置(4)包括第3P沟道型MOS晶体管(PST1)和第4P沟道型MOS晶体管(PST2)，将各自的一个导通端子连接起来；第3N沟道型MOS晶体管(NST1)，连接在上述第3P沟道型MOS晶体管(PST1)的另一个导通端子与接地电位之间；第4N沟道型MOS晶体管(NST2)，连接在上述第4P沟道型MOS晶体管(PST2)的另一个导通端子与接地电位之间；以及第5P沟道型MOS晶体管(PST3)，连接在上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的另一个导通端子与电源电位之间，将上述第3P沟道型MOS晶体管(PST1)和上述第4P沟道型MOS晶体管(PST2)的各自的栅电极连接到上述第3P沟道型MOS晶体管(PST1)与上述第3N沟道型MOS晶体管(NST1)的连接节点，上述第5P沟道型MOS晶体管(PST3)的栅电极接收将上述模式触发信号反转后的信号，上述第3N沟道型MOS晶体管(NST1)的栅电极接收上述第2电位电平的基准电位，上述第4N沟道型MOS晶体管(NST2)的栅电极接收上述输入信号，从上述第4P沟道型MOS晶体管(PST2)与上述第4N沟道型MOS晶体管(NST2)的连接节点输出上述内部信号。
全文摘要
本发明的半导体存储器中的时钟缓冲器具备2种接口电路,即LVTTL接口(NOR电路)和SSTL接口(差分放大器)。在设定成能抑制消耗功率的特定的模式(自更新模式)的情况下,半导体存储器使用LVTTL接口从外部取入信号。此外,在除自更新模式以外的模式下,使用SSTL接口从外部取入信号。由此,在特定的模式下,可抑制消耗电流。
文档编号G11C11/407GK1223442SQ98119270
公开日1999年7月21日 申请日期1998年9月15日 优先权日1998年1月16日
发明者小桥寿夫, 樱井干夫, 谷田进 申请人:三菱电机株式会社