专利名称：半导体存储器的利记博彩app
技术领域：
本发明涉及半导体存储器，更详细地说，涉及具有高带宽的嵌入(embeded)式DRAM(动态随机存取存储器)。
近年来，由于以CPU为中心的计算机系统的工作速度等性能的大幅度提高，对DRAM也强烈要求展宽带宽。一般，带宽由下列(1)式定义带宽=数据总线的布线数×数据总线的工作频率…(1)因而，为了展宽带宽，必须增加数据总线的布线数(总线宽度)，或者，通过制作特性优异的晶体管的工艺技术来制作芯片以提高数据总线的工作频率。但是，哪一种方法的成本都高，不容易实现。这是因为性能的提高通常是以性能价格比为指标来衡量的。
另一方面，在微处理器等中，常常采用通过把流水线寄存器作为中继点来设置以提高数据总线工作频率的方法。但是，在DRAM中，因为存储单元的数据信号以及用读出放大器将其放大以后的数据信号都非常微弱，所以，读出放大器一般采用双向互补型的输入输出数据总线。
参照
图12，现有的典型的嵌入式DRAM备有分割成4个存储体(bank)#1～#4的动态存储单元阵列(DMCA)100；对应于存储体#1～#4而设置的行译码器101(#1)～101(#4)；对应于存储体#1～#4而设置的列译码器102(#1)～102(#4)；对应于存储体#1～#4而设置的读出放大器组SA(#1)～SA(#4)；作为超高速缓冲存储器的静态存储单元阵列(SMCA)200；连接在读出放大器组SA(#1)～SA(#4)与静态存储单元阵列200之间的双向读出/写入总线1030(#1)～1030(#4)；以及连接在静态存储单元阵列200与外部引出脚(未图示)之间的双向读出/写入总线2000。
这样，在现有的嵌入式DRAM中，采用双向互补型读出/写入总线1030(#1)～1030(#4)。还有，在这里虽未图示，但因从读出放大器组SA(#1)～SA(#4)送出的数据信号较微弱，也有紧接在静态存储单元阵列200之前再另外设置一个放大器的情况。因而，即使使从该放大器到外部引出脚的路径实现流水线化，也难于使该双向互补型读出/写入总线本身实现流水线化。
结果，为了展宽DRAM的带宽，采用增加读出/写入总线1030(#1)～1030(#4)的布线数或者少许提高DRAM整体的工作速度的方法。还有，因为读出/写入总线1030(#1)～1030(#4)一般配置在字线的并联区域上，所以，难于使该布线数增加得很多。
迄今虽然提出了具有高带宽的DRAM，都是带宽的峰值大，而平均值或是坏情况下的带宽的改善并不那么多。例如，在同步DRAM中，最佳情况下的带宽为800M字节/秒，但最坏情况带宽为114M字节/秒。
另一方面，在帧缓冲器用的DRAM中，为了降低丢页率(page missrate)，有把存储单元阵列分割成多个存储体的方法。例如，在多个存储体中共同设置了一个列译码器的DRAM中，如横跨多个存储体进行随机存取的话，则即使存取速度加快，也以20ns为极限。还有，在列译码器与存储体为1∶1对应设置的DRAM中，虽然能够横跨多个存储体进行高速随机存取，但是，列译码器所引起的硅损失(siliconpenalty)较大。
根据上述，现有的技术存在着下列问题(1)如果为了展宽带宽而增加数据总线的布线数的话，则硅损失增大。
(2)如果为了降低丢页率而增加存储体个数的话，则硅损失增大。
(3)如果把DRAM作为帧缓冲器使用的话，则CRT更新时，常发生丢页。
本发明是为了解决上述问题而提出的，其目的在于提供不增大硅损失而具有高带宽的半导体存储器。
与本发明第1方面有关的半导体存储器备有动态存储单元阵列；读出放大器组；多个读出/写入线对；多个读出缓冲器；多个写入缓冲器；多条第1读出线；多条第1写入线；读出寄存器；写入寄存器；静态存储单元阵列；第2写入线；以及第2读出线。动态存储单元阵列包括多个位线对。将读出放大器组连接到多个位线对上。将多个读出/写入线对连接到多个位线对上。读出缓冲器分别对应于1个读出/写入线对，且连接到该对应的1个读出/写入线对上。写入缓冲器分别对应于1个读出/写入线对，且连接到该对应的1个读出/写入线对上。第1读出线分别对应于1个读出缓冲器，且连接到该对应的1个读出缓冲器上。第1写入线分别对应于一个写入缓冲器/且连接到该对应的1个写入缓冲器上。读出寄存器连接到多条第1读出线上。写入寄存器连接到多条第1写入线上。第2写入线连接在读出寄存器与静态存储单元阵列之间，用于把数据从读出寄存器写入静态存储单元阵列。第2读出线连接在静态存储单元阵列与写入寄存器之间，用于把数据从静态存储单元阵列读出到写入寄存器。
在与本发明第2方面有关的半导体存储器中，除了第1方面的构成以外，第2写入及读出线的工作频率为第1读出及写入线的数目的N(N为自然数)倍，第2写入及读出线的数目为第1读出及写入线的数目的1/N倍。
在与本发明第3方面有关的半导体存储器中，除了第1或第2方面的构成以外，读出及写入缓冲器与读出放大器组相邻。读出及写入寄存器与静态存储单元阵列相邻。在动态存储单元阵列上形成第1读出及写入线。
在与本发明第4方面有关的半导体存储器中，除了第1或第2方面的构成以外，读出及写入缓冲器以及读出及写入寄存器与读出放大器组相邻。在动态存储单元阵列上形成第2读出及写入线。
与本发明第5方面有关的半导体存储器备有动态存储单元阵列。动态存储单元阵列被分割成多个主存储体。各个主存储体被分割成多个子存储体。半导体存储器还备有多个第1译码器以及多个第2译码器。第1译码器分别对应于1个主存储体，且连接到该对应的主存储体上。第2译码器分别对应于1个子存储体，且连接到该对应的子存储体上。
图1为示出依据本发明的实施例1的嵌入式DRAM的构成的方框图；图2为示出图1中所示的一个主存储体的构成的布局图；图3为示出图2中所示的一个子阵列、对应于它的数据传送缓冲器以及数据传送流水线寄存器的构成的电路图；图4为示出图3中所示的读出流水线寄存器的工作的时间图；图5为示出图3中所示的写入流水线寄存器的工作的时间图；图6为示出分割成图1中所示的2个子存储体的1个主存储体的构成的电路图7为示出图6中所示的分层存储体构成的工作的时间图；图8为示出依据本发明的实施例2的嵌入式DRAM的构成的方框图；图9为示出图8中所示的一个主存储体的构成的布局图；图10为示出图9中所示的一个子阵列、以及对应于它的数据传送缓冲器/流水线寄存器的构成的电路图；图11为示出把具有图1及图2中所示的分层存储体构成的DRAM作为帧缓冲器使用时的较为理想的变换例的图；以及图12为示出现有的嵌入式DRAM的构成的方框图。
下面，参照附图，详细说明本发明的实施例。再者，图中同一符号表示同一或相当的部分。参照图1，依据本发明的实施例1的嵌入式DRAM备有动态存储单元阵列(DMCA)100，分割成4个的主存储体#1～#4；4个读出放大器组SA(#1)～SA(#4)，对应于4个主存储体#1～#4而设置；4个数据传送缓冲器组DTB(#1)～DTB(#4)，对应于4个读出放大器组DTB(#1)～DTB(#4)而设置；双向读出/写入总线LRW(#1)～LRW(#4)，分别连接在读出放大器组SA(#1)～SA(#4)与数据传送缓冲器组DTB(#1)～DTB(#4)之间；数据传送流水线寄存器组DTR(#1)～DTR(#4)，对应于数据传送缓冲器组DTB(#1)～DTB(#4)而设置；单向读出总线GBR(#1)～GBR(#4)，连接在数据传送总线DTB(#1)～DTB(#4)与数据传送流水线寄存器组DTR(#1)～DTR(#4)之间，用于把数据从数据传送缓冲器组DTB(#1)～DTB(#4)传送到数据传送流水线寄存器组DTR(#1)～DTR(#4)中；单向写入总线GBW(#1)～GBW(#4)，连接在数据传送流水线寄存器组DTR(#1)～DTR(#4)与数据传送缓冲器组DTB(#1)～DTB(#4)之间，用于把数据从数据传送流水线寄存器组DTR(#1)～DTR(#4)传送到数据传送缓冲器组DTB(#1)～DTB(#4)中；静态存储单元阵列(SMCA)200，分割成4个存储体#1～#4；单向写入总线SW(#1)～SW(#4)，连接在数据传送流水线寄存器组DTR(#1)～DTR(#4)与静态存储单元阵列200的存储体#1～#4之间，用于把数据从数据传送流水线寄存器组DTR(#1)～DTR(#4)传送到静态存储单元阵列200的存储体#1～#4中；以及单向读出总线SR(#1)～SR(#4)，连接在静态存储单元阵列200的存储体#1～#4与数据传送流水线寄存器组DTR(#1)～DTR(#4)之间，用于把数据从静态存储单元阵列200的存储体#1～#4传送到数据传送流水线寄存器组DTR(#1)～DTR(#4)中。
主存储体#1～#4分别分割成2个子存储体#A及#B。该DRAM还备有对应于主存储体#1～#4而设置的列译码器102(#1)～102(#4)；以及对应于8个子存储体#1A、#1B～#4A、#4B而设置的8个行译码器101(#1A)、101(#1B)～101(#4A)、101(#4B)。
该DRAM还备有进行数据信号输入输出的逻辑电路300；连接在静态存储单元阵列200的存储体#1～#4与逻辑电路300之间的单向读出总线2010(#1)～2010(#4)及单向写入总线2020(#1)～2020(#4)；控制上述电路的控制电路400；以及外部引出脚500。
双向读出/写入总线LRW(#1)～LRW(#4)为互补型的，读出时，把数据信号从读出放大器组SA(#1)～SA(#4)传送到数据传送缓冲器组DTB(#1)～DTB(#4)中；写入时，把数据信号从数据传送缓冲器组DTB(#1)～DTB(#4)传送到读出放大器组SA(#1)～SA(#4)中。
读出时，单向读出总线GBR(#1)～GBR(#4)把数据信号从数据传送缓冲器组DTB(#1)～DTB(#4)传送到数据传送流水线寄存器组DTR(#1)～DTR(#4)中。写入时，单向写入总线GBW(#1)～GBW(#4)把数据信号从数据传送流水线寄存器组DTR(#1)～DTR(#4)传送到数据传送缓冲器组DTB(#1)～DTB(#4)。
在这里，例如若行译码器101(#1A)选择字线WL的话，则从连接到字线WL上的全部存储单元(未图示)中把数据信号读出到位线对(未图示)上，通过读出放大器组SA(#1)放大这些数据信号。若列译码器102(#1)选择一条列选择线(未图示)的话，就从对应于该被选择的列选择线的位线对上通过双向读出/写入总线LRW(#1)把数据信号传送到数据传送缓冲器组DTB(#1)中。
如上所述，因为通过读出放大器组SA(#1)～SA(#4)放大的数据信号还很微弱，所以，把数据传送缓冲器组DTB(#1)～DTB(#4)配置到读出放大器组SA(#1)～SA(#4)的附近，这样，可尽量缩短双向读出/写入总线LRW(#1)～LRW(#4)的长度。因为数据传送缓冲器组DTB(#1)～DTB(#4)的总线驱动能力大于读出放大器组SA(#1)～SA(#4)，所以，单向读出总线GBR(#1)～GBR(#4)、及单向写入总线GBW(#1)～GBW(#4)能够比双向读出/写入总线LRW(#1)～LRW(#4)长。
静态存储单元阵列200具有连接到单向读出总线SR(#1)～SR(#4)、单向写入总线SW(#1)～SW(#4)、单向读出总线2010(#1)～2010(#4)以及单向写入总线2020(#1)～2020(#4)上的4个端口。
把主存储体#1～#4分别分割成20个子阵列。例如，如图2所示，把主存储体#1分割成20个子阵列SUB1～SUB20。把读出放大器组SA(#1)分割成20个读出放大器组103。把数据传送缓冲器组DTB(#1)分割成40个数据传送缓冲器组104。与各个子阵列SUB1～SUB20的两侧相邻而配置2个读出放大器组103，还与其两侧相邻而配置2个数据传送缓冲器组104。其它主存储体#2～#4，也与主存储体#1同样地构成。
子阵列SUB1备有如图3所示地配置的多条字线WL；配置到列上的多个位线对BL、/BL；以及配置到行及列上的多个动态存储单元600。存储单元600分别备有存取晶体管601以及电容器602。
读出放大器组103备有多个读出放大器1030。读出放大器1030分别连接到位线对BL、/BL上。
还有，对应于1个子阵列SUB1而配置2个局部读出/写入线对LRW1、/LRW1及LRW2、/LRW2。子阵列SUB1中的位线对BL、/BL中的一半通过列选择门603、604共同连接到1个局部读出/写入线对LRW1、/LRW1上；剩下的一半通过列选择门603、604，共同连接到另一个局部读出/写入线对LRW2、/LRW2上。
还有，对应于2个位线对BL、/BL而配置1条列选择线CSL。该1条列选择线CSL连接到4个列选择门603、604的栅极上，该4个列选择门603、604连接到该2个位线对BL、/BL上。列选择栅极CSL连接到图1中所示的列译码器102(#1)上。
把局部读出/写入线对LRW1、/LRW1配置到图2中所示的子阵列SUB1的一侧(图中的上侧)上，把局部读出/写入线对LRW2、/LRW2配置到子阵列SUB1的另一侧(图中的下侧)上。因而，连接到局部读出/写入线对LRW1、/LRW1上的读出放大器1030构成配置在图2中所示的子阵列SUB1的一侧(图中的上侧)上的读出放大器组103；连接到局部读出/写入线对LRW2、/LRW2上的读出放大器1030构成配置在子阵列SUB1的另一侧(图中的下侧)上的读出放大器组103。
还有，如图3所示，数据传送缓冲器组104备有2个读出缓冲器1041、1042；以及2个写入缓冲器1043、1044。读出缓冲器1041、1042对应于局部读出/写入线对LRW1、/LRW1、LRW2、/LRW2而设置。读出缓冲器1041连接到对应的局部读出/写入线对LRW1、/LRW1上。读出缓冲器1042连接到对应的局部读出/写入线对LRW2、/LRW2上。
还有，写入缓冲器1043、1044也对应于局部读出/写入线对LRW1、/LRW1、LRW2、/LRW2而设置。写入缓冲器1043连接到对应的局部读出/写入线对LRW1、/LRW1上。写入缓冲器1044连接到对应的局部读出/写入线对LRW2、/LRW2上。
读出缓冲器1041及写入缓冲器1043构成配置在图2中所示的子阵列SUB1的一侧(图中的上侧)上的数据传送缓冲器104；读出缓冲器1042及写入缓冲器1044构成配置在子阵列SUB1的另一侧(图中的下侧)上的数据传送缓冲器104。
还有，数据传送流水线寄存器组(#1)备有对应于20个子阵列SUB1～SUB20的20个图3中所示的数据传送流水线寄存器105。因而，对应于图3中所示的1个数据传送缓冲器104设置1个数据传送流水线寄存器105。
如图3所示，数据传送流水线寄存器105备有读出流水线寄存器1051以及写入流水线寄存器1052。读出缓冲器1041及1042分别通过公用读出线GBR1及GBR2连接到读出流水线寄存器1051上。写入流水线寄存器1052通过公用写入线GBW1及GBW2连接到写入缓冲器1043及1044上。还有，读出流水线寄存器1051通过SRAM写入线SW1连接到静态存储单元阵列200的存储体#1上。静态存储单元阵列200的存储体#1通过SRAM读出线SR1连接到写入流水线寄存器1052上。
其它子阵列SUB2～SUB20也与上述子阵列SUB1同样地构成。因而，因为图3中所示的2对局部读出/写入线LRW1、/LRW1以及LRW2、/LRW2对应于图2中所示的子阵列SUB1～SUB20而设置，所以，图1中所示的双向读出/写入总线LRW(#1)备有40对局部读出/写入线。还有，因为图3中所示的2条公用读出线GBR1、GBR2对应于图2中所示的SUB1～SUB20而分别设置，所以，图1中所示的单向读出总线GBR(#1)备有40条公用读出线。还有，因为图3中所示的2条公用写入线GBW1、GBW2也对应于子阵列SUB1～SUB20而分别放置，所以，图1中所示的单向写入总线GBW(#1)备有40条公用写入线。还有，因为图3中所示的1个数据传送流水线寄存器105对应于子阵列SUB1～SUB2而分别设置，所以，图1中所示的单向写入总线SW(#1)备有20条SRAM写入线；单向读出总线SR(#1)备有20条SRAM读出线。
因而，构成双向读出/写入总线(#1)的局部读出/写入线的总数(80)与构成单向读出总线GBR(#1)的公用读出线及构成单向写入总线GBR(#1)的公用写入线的总数(80)相等。还有，构成单向写入总线SW(#1)的SRAW写入线及构成单向读出总线SR(#1)的SRAM读出线的总数(40)为构成单向读出总线GBR(#1)的公用读出线及构成单向写入总线GBW(#1)的公用写入线的总数(80)的一半。
在这里，参照图3，具体地说明数据传送流水线寄存器105的构成。读出流水线寄存器1051备有从公用读出线GBR1接受数据信号的第1路径；以及从公用读出线GBR2接受数据信号的第2路径。读出流水线寄存器1051的第1路径备有响应于读出控制信号巾R及/φR锁存数据信号的1个锁存电路。读出流水线寄存器1051的第2路径备有响应于读出控制信号φR及/φR锁存数据信号的2个锁存电路。
写入流水线寄存器1052备有把数据信号提供到公用写入线GBW1上的第1路径；以及把数据信号提供到公用写入线GBW2上的第2路径。写入流水线寄存器1052的第1路径备有响应于写入控制信号φW及/φW锁存数据信号的3个锁存电路。写入流水线寄存器1052的第2路径备有响应于写入控制信号φW及/PW锁存数据信号的2个锁存电路。
首先，参照图4所示的时间图，说明读出流水线寄存器1051的工作。
当把图3中所示的列选择线CSL中的1条激活时，对应的2个列选择门603、604导通，2个互补数据信号分别从对应的2个位线对BL、/BL传送到局部读出/写入线对LRW1、/LRW1及LRW2、/LRW2上。把局部读出/写入线对LRW1、/LRW1的互补数据信号通过读出缓冲器1041放大，作为1个数据信号RD11通过1条公用读出线GBR1，提供给读出流水线寄存器1051的第1路径。与此同时，把局部读出/写入线对LRW2、/LRW2的互补数据信号通过读出缓冲器1042放大/作为1个数据信号RD21通过1条公用读出线GBR2，提供给读出流水寄存器的第2路径。
响应于读出控制信号φR及/φR，把数据信号RD11锁存到第1路径的锁存电路中，与此同时，把数据信号RD21锁存到第2路径的最初的锁存电路中。接着，响应于读出控制信号φR及/φR，把锁存在第1系统的锁存电路中的数据信号提供给SRAM写入线SRW1，但是，把锁存在第2路径的最初的锁存电路中的数据信号RD21锁存到第2个锁存电路中。接着，响应于读出控制信号φR及/φR，把锁存在第2路径的第2个锁存电路中的数据信号RD21提供给SRAM写入线SRW1。
还有，把紧接着数据信号RD11及RD21同时提供的数据信号RD12及RD22也依次提供给SRAM写入线SRW1。
其次，参照图5所示的时间图，说明写入流水线寄存器1052的工作。
把从静态存储单元阵列200的存储体#1读出的数据信号WD11、WD21、WD12、WD22通过SRAM读出线SR1提供给流水线寄存器1052。响应于写入控制信号φW及/φW，把数据信号WD11锁存到写入流水线寄存器1052的第1路径中的最初的锁存电路中。响应于写入控制信号φW及/φW，把数据信号WD21锁存到第1路径中的最初的锁存电路中。接着，响应于写入控制信号φW及/φW，把数据信号WD11锁存到第1路径中的第2个锁存电路中，与此同时，把数据信号WD21锁存到第2路径中的最初的锁存电路中。接着，响应于写入控制信号φW及/φW，把数据信号WD11锁存到第1路径中的第3个锁存电路中，与此同时，把数据信号WD21锁存到第2路径中的第3个锁存电路中。接着，响应于写入控制信号φW及/φW，把数据信号通过1条公用写入线GBW1提供到写入缓冲器1043中，与此同时，把数据信号WD21通过1条公用写入线GBW2提供到写入缓冲器1044中。把数据信号WD11及WD21分别用写入缓冲器1043及1044进入放大。接着，当激活列选择线CSL中的1条时，对应的2个列选择门603、604导通。因此，把写入缓冲器1043的数据信号WD11通过局部读出/写入线对LRW1、/LRW1，传送到对应的位线对BL、/BL上。与此同时，把写入缓冲器1044的数据信号WD21通过局部读出/写入线对LRW2、/LRW2传送到对应的位线对BL、/BL上。
数据信号WD12及WD22也以与上述相同的方式通过公用写入线GBW1及GBW2并列地提供到写入缓冲器1043及1044上；还将其通过局部读出/写入线对LRW1、/LRW1及LRW2、/LRW2，并列地提供到位线对BL、/BL及BL、/BL上。
数据传送流水线寄存器组DTR(#1)中所包括的其它数据传送流水线寄存器的构成及工作与上述数据传送流水线寄存器105相同。
如果着眼于一个子阵列SUB1的话，则SRAM写入线SW1的数(1条)为公用读出线GBR1、GBR2之数(2条)的1/2倍，但是，SRAM写入线SW1的工作频率为公用读出线GBR1、GBR2工作频率的2倍。因而，SRAM读出线SR1的数(1条)为公用写入线GBW1、GBW2之数(2条)的1/2倍，但是，SRAM读出线SR1的工作频率为公用读出线GBW1、GBW2工作频率的2倍。
因而，如果着眼于图1所示的一个主存储体#1的话，则单向写入总线SW(#1)的宽度(20位)为单向读出总线GBR(#1)的宽度(40位)的1/2倍，但是，单向写入总线SW(#1)的工作频率为单向读出总线GBR(#1)的工作频率的2倍。还有，单向读出总线SR(#1)的宽度(20位)为单向写入总线(#1)宽度(40位)的1/2倍，但是，单向读出总线SR(#1)的工作频率为单向写入总线GBW(#1)的工作频率的2倍。
因为用读出放大器1030放大的数据信号很微弱，所以，局部读出/写入线LRW1、/LRW1、LRW2、/LRW2是互补型的，且是读出与写入兼用的，但是，因为用读出缓冲器1041、1042放大的数据信号很强，所以，公用读出线GBR1、/GBR2是单线型的，且是读出专用的。与此相随，公用写入线GBW1、/GBW2是单线型的，且是写入专用的。这样，在实施例1中，连接在数据传送缓冲器与数据传送流水线寄存器之间的总线不管是读出或是写入专用的，其布线数与双向读出/写入总线的布线数相等。
在现有的典型嵌入式DRAM中，在动态存储单元阵列与静态存储单元阵列之间的传送总线是互补型的，且是读出与写入兼用的，与此相反，在依据本实施例1的嵌入式DRAM中，在动态存储单元阵列与静态存储单元阵列之间的传送总线是单线型的，且是读出或写入专用的。因而，尽管单向读出总线GBR(#1)～GBR(#4)及单向写入总线GBW(#1)～GBW(#4)的布线数与现有的双向读出/写入总线的布线数相同，但因数据信号的传送速度为2倍，且读出数据信号及写入数据信号能够同时传送，所以，工作速度为现有的4倍。
如果依据在64M DRAM级中使用的0.3μm的工艺模拟的话，则从动态存储单元阵列100到数据传送流水线寄存器组DTR(#1)～DTR(#4)的数据传送频率是100MHz。另外，在数据传送流水线寄存器组DTR(#1)～DTR(#4)与静态存储单元阵列200之间的数据传送频率是200MHz。
在64M DRAM级中，构成图2所示的1个主存储体(#1)的子阵列SUB1～SUB20在图上的横向宽度约为4000μm，其上能够配置6000条功率网格布线及600条数据总线的布线。
例如，使单向读出总线GBR(#1)～GBR(#4)及单向写入总线GBW(#1)～GBW(#4)的布线数为600条，并使其工作频率为100MHz，与此同时，如果使单向写入总线SW(#1)～SW(#4)及单向读出总线SR(#1)～SR(#4)的布线数为300条，并使其工作频率为200MHz的话，就能够使在数据传送流水线寄存器组DTR(#1)～DTR(#4)与数据传送缓冲器组DTB(#1)～DTB(#4)之间的带宽与在数据传送流水线寄存器组DTR(#1)～DTR(#4)与静态存储单元阵列200之间的带宽相等。这时，每一个主存储体的带宽成为15G字节/秒[=300位×2(读出/写入)×200MHz÷8(位/字节)]。
还有，必须把多个读出控制信号φR、/φR及写入控制信号φW、/PW提供给数据传送流水线寄存器组DTR(#1)～DTR(#4)，但是，在本实施例1中，因为数据传送流水线寄存器组DTR(#1)～DTR(#4)不是与读出放大器组103，而是与静态存储单元阵列200相邻，所以，能够抑制用于控制信号φR、/φR、φW、/φW的布线数的增加。
其次，说明有关图1中所示的动态存储单元阵列100的分层存储体构成。
如图6所示，图1所示的控制电路400备有响应于存储体地址信号BA而产生存储体允许信号RAE、RBE、CAE、CBE的存储体控制电路401。该DRAM还备有AND(“与”)门700，它接受用于激活行译码器101(#1A)的行A存储体允许信号RAE；以及AND门701，它接受用于激活行译码器101(#1B)的行B存储体允许信号RBE。AND门700及701还接受来自周知的行预译码器(未图示)的行译码信号X。
列译码器102(#1)备有与门1020、1021，它们接受用于激活子存储体#1A侧的列选择线CSL的列A存储体允许信号CAE；以及与门1021、1023，它们接受用于激活子存储体#1B侧的列选择线CSL的列B存储体允许信号CBE。与门1020～1030还接受来自周知的列预译码器(未图示)的列译码信号Y。
接着，参照图7所示的时间图，说明上述分层存储体构成的工作。
响应于表示子存储体#1A的存储体地址信号BA来激活行A存储体允许信号RAE，响应于此时提供的行地址信号RA行译码器101(#1A)激活子存储体#1A内的字线WL中的一条。
接着，当响应于表示子存储体#1B的存储体地址信号BA激活行B存储体允许信号RBE时，行译码器101(#1B)响应于此时提供的行地址信号RA激活子存储体#1B内的字线WL中的一条。
接着，当响应于表示子存储体#1A的存储体地址信号BA激活列A存储体允许信号CAE时，列译码器102(#1)中的与门1020、1021响应于此时提供的列地址信号CA激活子存储体#1A内的列选择线CSL中的一条。由此，把数据信号从子存储体#1A内已选择的2个位线对BL、/BL上传送给局部读出/写入线对LRW1、/LRW1及LRW2、/LRW2。
接着，当响应于表示子存储体#1B的存储体地址信号BA激活列B存储体允许信号CBE时，列译码器102(#1)中的与门1022、1023响应于此时提供的列地址信号CA激活子存储体#1B内的列选择线CSL中的一条。由此，把子存储体#1B内已选择的2个位线对BL、/BL的数据信号分别传送给局部读出/写入线对LRW1、/LRW1及LRW2、/LRW2。
接着，当与上述同样地依次提供表示子存储体#1A的存储体地址信号BA、及表示子存储体#1B的存储体地址信号BA、还与上述同样地，与存储体地址信号BA同步地依次提供列地址信号CA时，把数据信号与上述同样地以子存储体#1A、#1B的顺序传送给局部读出/写入线对LRW1、/LRW1、LRW2、/LRW2。
因而，例如若着眼于一个主存储体#1的话，则主存储体#1内的存储单元600似乎可以单纯地用行译码器101(#1A)、101(#1B)及列译码器102(#1)进行选择，但是，实际上，子存储体#1A内的存储单元600可用行译码器101(#1A)及列译码器102(#1)进行选择，子存储体#1B内的存储单元600可用行译码器101(#1B)及列译码器102(#1)进行选择。
这样，在实施例1中，因为把存储体分层化了，所以，外观上存储体(主存储体#1～#4)的个数与图12所示现有的个数相同，但是，实际上，存储体(子存储体#1A～#4A、#1B～#4B)的个数成为现有个数的2倍。这样，因为没有增加外观上存储体的个数，所以，能够抑制硅损失的增加。在图1所示的实施例1中，分别配置数据传送缓冲器组DTB(#1)～DTB(#4)及数据传送流水线寄存器组DTR(#1)～DTR(#4)，但是，在图8所示实施例2中，则配置把它们一体化了的数据传送缓冲器/流水线寄存器组DTB/DTR(#1)～DTB/DTR(#4)。因而，还有，不仅数据传送缓冲器，而且数据传送流水线寄存器也与读出放大器组相邻。即，在图2所示的实施例1中，只有数据传送缓冲器104与读出放大器组103相邻，但是，在图9所示的实施例2中，数据传送缓冲器/流水线寄存器800与读出放大器组103相邻。
如图10所示，该数据传送缓冲器/流水线寄存器800备有读出缓冲器1041、1042；写入缓冲器1043、1044；读出流水线寄存器1051；以及写入流水线寄存器1052。因为该数据传送缓冲器/流水线寄存器800只不过是把图3中所示的数据传送缓冲器104及数据传送流水线寄存器105一体化了，所以，其工作与上述数据传送缓冲器104及数据传送流水线寄存器105的工作相同。
还有，如图9所示，在该实施例2中，在动态存储单元阵列100上形成SRAM写入线SW1、SW2、及SRAM读出线SR1～SR20。
因而，单向写入总线SW(#1)及单向读出总线(SR#1)的布线数(40条)为双向读出/写入总线LRW(＃1)的布线数(80条)的1/2倍，但是，单向写入总线SW(#1)及单向读出总线SR(#1)的工作频率为双向读出/写入总线LRW(#1)的工作频率的2倍。这样，尽管单向写入总线SW(#1)及单向读出总线SR(#1)的布线数(40条)与现有的双向读出/写入总线的布线数(40条)相同，但因数据信号的传送速度为2倍，且读出数据信号及写入数据信号能够同时传送，所以，工作速度为现有的4倍。
在这里，说明有关把具有如上述实施例1及2那样分层化了的存储体的DRAM作为帧缓冲器使用的情况。这种情况需要存取描绘用的页及CRT更新用的页的至少2种不同的页。
在依据上述实施例1及2的DRAM中，因为对应于8个子存储体#1A～#4A、#1B～#4B而设置8个独立的行译码器101(#1A)～101(#4A)、101(#1B)～101(＃4B)，所以，能够存取8个不同的行，即页。但是，因为行译码器101(#1A)与行译码器101(#1B)是共用的，行译码器101(#2A)与行译码器101(#2B)是共用的，行译码器101(#3A)与行译码器101(＃3B)是共用的，行译码器101(#4A)与行译码器101(#4B)是共用的，所以，行译码器101(#1A)～101(#4A)、101(#1B)～(#4B)构成4个存储体。因而，如果能够存取8个不同的页，则在两个子存储体中局部读出/写入线对是共同的。因此，虽然在子存储体#1A～#4A，或者子存储体#1B～#4B中，能够不受任何限制地进行数据传送，但是，在子存储体＃1A与#1B，子存储体＃2A与#2B，子存储体#3A与＃3B，子存储体#4A与#4B之间产生了互锁(interlock)。
但是，通过把屏幕上的图像如图11所示那样变换为子存储体#1A～#4A、#1B～#4B，就能够回避互锁。因为描绘图6所示的矢量900时，以#1A、#2A、#4A、#3A、#1B的顺序对子存储体进行存取，所以，与描绘速度完全独立的8个存储体的构成的情况是同等的。这样，如果对图像进行变换使得互锁成为问题的存储体不相邻，则即使把存储体分层化，在存储体之间也不会产生互锁。
上面，说明了本发明的实施例，但是，本发明并不局限于上述实施例，例如，上述子阵列的数据总线宽度等只不过是例示，等等，可在不脱离本发明的主旨的情况下，以增加了各种改进、修正、变形等的形态来实施本发明。
根据与本发明第1方面有关的半导体存储器，因为通过第2写入及读出线把读出及写入寄存器与静态存储单元阵列连接起来，所以，可以扩展带宽。
根据与本发明第2方面有关的半导体存储器，除了第1方面的效果以外，因为第2写入及读出线的工作频率为第1读出及写入线工作频率的N倍、且第2写入及读出线的数目为第1读出及写入线的数目的1/N倍，所以，在不增加第2写入及读出线的数目的情况下可提高数据传送速度，进而可增加带宽。
根据与本发明第3方面有关的半导体存储器，除了第1或第2方面的效果以外，因为读出及写入寄存器与静态存储单元阵列相邻，所以，还能抑制用于控制读出及写入寄存器的信号线所引起的硅损失的增大。
根据与本发明第4方面有关的半导体存储器，除了第1或第2方面的效果以外，因为不只是读出及写入缓冲器、还有读出及写入寄存器也与读出放大器组相邻，所以，还可以减少在动态存储单元阵列上形成的第2写入及读出线的数目。
根据与本发明第5方面有关的半导体存储器，因为把动态存储单元阵列的存储体分层化，所以，能够不增加主存储体(外观上的存储体)的个数而增加子存储体(实际上的存储体)的个数，结果能够抑制硅损失的增大。
权利要求
1．一种半导体存储器，其特征在于，备有动态存储单元阵列，它包括多个位线对；读出放大器组，连接到所述多个位线对上；多个读出/写入线对，连接到所述多个位线对上；多个读出缓冲器，分别对应于1个所述读出/写入线对，且连接到该对应的1个读出/写入线对上；多个写入缓冲器，分别对应于1个所述读出/写入线对，且连接到该对应的1个读出/写入线对上；多条第1读出线，分别对应于1个所述读出缓冲器，且连接到该对应的1个读出缓冲器上；多条第1写入线，分另对应于1个所述写入缓冲器，且连接到该对应的1个写入缓冲器上；读出寄存器，连接到所述多条第1读出线上；写入寄存器，连接到所述多条第1写入线上；静态存储单元阵列；第2写入线，连接在所述读出寄存器与所述静态存储单元阵列之间，用于把数据从所述读出寄存器传送到所述静态存储单元阵列；以及第2读出线，连接在所述静态存储单元阵列与所述写入寄存器之间，用于把数据从所述静态存储单元阵列传送到所述写入寄存器。
2．根据权利要求1中所述的半导体存储器，其特征在于所述第2写入及读出线的工作频率为所述第1读出及写入线数的N(N为自然数)倍，所述第2写入及读出线的数目为所述第1读出及写入线的数目的1/N倍。
3．根据权利要求1或2中所述的半导体存储器，其特征在于所述读出及写入缓冲器与所述读出放大器组相邻；所述读出及写入寄存器与所述静态存储单元阵列相邻；在所述动态存储单元阵列上形成所述第1读出及写入线。
4．根据权利要求1或2中所述的半导体存储器，其特征在于所述读出及写入缓冲器以及所述读出及写入寄存器与所述读出放大器组相邻；在所述动态存储单元阵列上形成所述第2写入及读出线。
5．一种半导体存储器，其特征在于备有动态存储单元阵列，所述动态存储单元阵列被分割成多个主存储体，所述各个主存储体被分割成多个子存储体；还备有多个第1译码器，分别对应于1个所述主存储体，且连接到该对应的主存储体上；以及多个第2译码器，分别对应于1个所述子存储体，且连接到该对应的子存储体上。
全文摘要
提供带宽宽的嵌入式DRAM。在动态存储单元阵列100与静态存储单元阵列200之间设置数据传送流水线寄存器组DTR;通过单向读出总线GBR及单向写入总线GBW把数据传送总线组DTB与数据传送流水线寄存器组DTR连接起来;通过单向写入总线SW及单向读出总线SR把数据传送流水线寄存器组DTR与静态存储单元阵列200连接起来。
文档编号G11C7/10GK1214515SQ98105229
公开日1999年4月21日 申请日期1998年2月24日 优先权日1997年2月28日
发明者井上一成, 阿部英明 申请人:三菱电机株式会社