专利名称：一种以自然顺序填码的存储器装置的利记博彩app
技术领域：
本发明是关于一种以自然顺序填码的存储器装置，尤指一种以P型植入(P-implant)的自然顺序编排方式所制成的并联式只读存储器(ROM)装置。
一般在传统处理P型植入(P-implant)的只读存储器填入资料码时，经常发生下列所述的缺陷(1)不同设计者填入资料码时，会因其各别解码方式的差异，而产生对只读存储器填入资料码时的方式有所差异。
(2)因上述的只读存储器之资料码填入方式的差异，将造成填入资料码之程序必须针对不同之填法而加以修改。
(3)当只读存储器之资料码填入错误时，将很难加以侦错。
本发明的目的在于改进传统P型植入(P-implant)的只读存储器会因设计者不同，而产生对P型植入(P-implant)并联式只读存储器填入资料码的填入方式不同，造成使用者不便。
依据上述发明目的，本发明的存储器装置包括有一上部电路，连接有位址输入讯号，以执行解码操作；一中间电路，连接有字元线讯号及该上部电路，借以执行填码操作；一下部电路，连接该中间电路及位址输入讯号，用以配合该上部电路而执行解码操作；其中，该中间电路是使用P型植入方式来执行填码操作的。
本发明是使用一种解码(decode)方式的转换，借由此转换后的资料码而能改善公知技术的缺陷，因为其在计数时，其解码后的资料码只会有一个变化，因此可完全符合P型植入(P-implant)并联式只读存储器结构特性，同时在只读存储器填入资料码时可以以最符合人性的自然顺序填入，不易出错并可以简化各部份工作，例如包括电路布局之填资料码程序撰写的工作、电路图转成电路元件联接档(netlist)的程序撰写工作以及电路布局对照电路图检测(LVS check)的工作。另外，即使填资料码时发生错误，亦相当容易加以侦错。
以下结合附图对本发明作进一步的详细描述。
图1为本发明第一实施例方框示意图。
图2为本发明第一实施例中字元线讯号产生器。
图3为本发明第一实施例详细电路图。
图4为本发明第二实施例详细电路图。
图5为本发明第三实施例详细电路图。
图6为本发明第四实施例详细电路图。
图7为码转换布尔代数及逻辑电路示意图。
图8为本发明第五实施例详细电路图。
图9为本发明第六实施例详细电路图。
请参阅图1，图1为本发明第一实施例方框示意图，主要是表示为一存储器装置，尤其是只读存储器装置。其中位址输入位址讯号A3、A2、A1及A0经由第一输入电路40而输出位址讯号A3、A3、A2、A2、A1、A1、A0、A0等位址讯号以作为上部电路10之选择依据，之后上部电路10配合中间电路20及下部电路30而能将所选择之位址所储存之资料输出，该下部电路另配合有位址讯号A3、A3、A2、A2、A1、A1等讯号，它是由第二输入电路50而将输入位址讯号A3、A2、A1转换而得的，该中间电路20主要作用为由字元线输入讯号W31～W0而以一P型植入(P-implant)之资料码所组成的填码电路，这样可组合上部电路10及下部电路30而作为选择资料之作用，配合中间电路之资料填码即可输出所欲获得的资料。
请参阅图2，图2为一般并联式P型植入(P-implant)只读存储器之解码器。此解码器的目的是用以产生只读存储器阵列内的字元线(word line)讯号位址。即为一字元线讯号产生器20a，主要包括有字元线输出控制电路21，其由P型金属氧化物半导体(PMOS，以下简称金氧半导体)所构成，用以输出所选择之字元线讯号；另包括有字元线接地控制电路22，它是以N型金氧半导体(NMOS)构成，用以将讯号接地；以及包括有一字元线填码电路23，其主要是由N型金氧半导体(NMOS)所构成，用以编排资料码。在图2上设有一控制讯号(PH1B)，当控制讯号(PH1B)为“LOW”时，则所有的字元线讯号输出(W31～W0)预先被置为“HIGH”，该字元线讯号是由W31～W0等组成共有32条线，这是因为位址输入线总共有五条，即位址讯号A8～A4，所以有32条线可选择。若当控制讯号(PH1B)由“LOW”转为“HIGH”时(其中“LOW”为低电位，“HIGH”为高电位)，则开始进行此电路之求值的动作，也就是经由该字元线讯号产生器中间部份的联接控制以达到字元线讯号32条讯号线中，只有一条为“HIGH”，其余皆为“LOW”之情况。图2中所示之金氧半导体(MOS)总共有二种，箭头往内是N型金氧半导体(NMOS)，箭头往外是P型金氧半导体(PMOS)，而所有字元线讯号产生器线路中间所设之金氧半导体皆由N型金氧半导体(NMOS)所构成，其中有一部分N型金氧半导体(NMOS)外面有一个圆圈，则是表示此N型金氧半导体(NMOS)会经一次P型值入(P-implant)。也就是若一个N型金氧半导体(NMOS)，经由P型植入(P+implant)制成之后，则此N型金氧半导体(NMOS)就断路(OPEN)了，意即此N型金氧半导体(NMOS)已经不再受栅极(gate)之控制而为一个断路的N型金氧半导体(NMOS)形态。举例而言，若当位址讯号A8～A4皆为“LOW”(即“00000”)时，我们可以参阅图2中字元线填码电路23之最上层一列的N型金氧半导体(NMOS)中最左边一个N型金氧半导体(NMOS)是由位址讯号A4经二个反向器所控制，因此相当于是由位址讯号A4所控制，而左边第二个N型金氧半导体(NMOS)则是位址讯号A4经一个反向器控制，但此N型金氧半导体(NMOS)被圆圈所包围，表示会经过P型植入(P+implant)制成，因此，此N型金氧半导体(NMOS)系为不通(open)。而左边第一个N型金氧半导体(NMOS)也会因位址讯号A4为“LOW”也不通，同理，由位址讯号A8～A5所控制的其它八个N型金氧半导体(NMOS)也都不通，因此字元线W0不论控制讯号(PH1B)为“HIGH”或“LOW”，将不会有一条路径被连接到地线。结果，字元线W0就被保持为“HIGH”，而对于其它字元线(word line)上W31～W1所连接的N型金氧半导体(NMOS)都会存在有一条路径，使其讯号被连接到地。因此当位址讯号A8～A4皆为“LOW”时，则只有字元线W0为“HIGH”，其余字元线W31～W1皆为“LOW”。同理，当位址讯号A8～A4为“10000”时，则只有字元线W1为“HIGH”，其余字元线W0,W31～W2则皆为“LOW”。如此，则便可从输入位址讯号值的大小，而决定字元线W31～W0到底是那一条讯号为“HGIH”而被选择到。如此便可达到解码动作的目的。
如上所述是针对并联式P型植入(P-implant)的只读存储器(ROM)而言，关于其字元线位址的解码方式，为一般并联式P型植入(P-implant)只读存储器(ROM)之作法。紧接着要说明的是本发明的重点，即对位元线(bit-line)的选择结构做更进一步说明。
烦请参阅图3，图3为本发明第一实施例详细电路图，意即图3为图1之更进一步详细电路说明；该图式即为位元线之一般结构。图式中间的输入部分W31～W0即为位元线，是由图2的字元线讯号产生器所产生。每一条字元线(word line)都联接到相对应列(row)上面之每一个N型金氧半导体(NMOS)的栅极(gate)上，因此，相当于每一条字元线控制着相对应列上的N型金氧半导体(NMOS)为导通或截止状态。另一组输入位址讯号A3～A0则在图上分别控制着上部电路20及下部电路30的导通或截止状态。图3上部电路10之A3～A0与下部电路30之A3～A1由位址讯号所控制，其所串接之N型金氧半导体(NMOS)是以N型植入(N+implant)当作导通或截止之选择，也就是N型金氧半导体(NMOS)外面有多一个圆圈，则表示此N型金氧半导体(NMOS)有打N型植入(N+implant)，则不论其栅极(gate)端的状态有何变化，此N型金氧半导体(NMOS)都为导通状态。举例而言，当位址讯号A3、A2、A1、A0为“1000”状态时，则图3中上部电路10最右边之行(column)将会导通，因为经过两个串接反向器之位址讯号A3、A2、A1、A0，所控制的四个N型金氧半导体(NMOS)栅极(gate)，外围皆有一个圆圈，表示这四个N型金氧半导体(NMOS)即使它的栅极(gate)端输入状态为“LOW”也是处于导通状态。而另外四个N型金氧半导体(NMOS)外围并没有圆圈，因此就受到其输入栅极(gate)端的连接状态所控制，意即当其栅极(gate)端为“HIGH”时，则此N型金氧半导体(NMOS)即导通，若为“LOW”时，则此N型金氧半导体(NMOS)即为截止(开路)。以这种方式判断可以得知，位址讯号A3、A2、A1、A0总共有四条输入线，因此会有16个状态产生。从图3上部电路10最上方所标示的阿拉伯数字，即代表相对应的行讯号会导通。其中最左边与最右边都只有一个状态会导通。分别为最右边位址讯号A3、A2、A1、A0为“0000”时与最左边之位址讯号A3、A2、A1、A0为“1111”时会导通，而中间部分之行讯号都相对分别有两个状态会导通。从右到左的顺序为0,1,3,2,6,7,5,4,12,13,15,14,10,11,9,8共16个状态。
图3所示之下部电路30与上部电路10一样，仍是以N型植入(N+implant)方式作为相对行导通与不导通的选择。不同之处为输入的位址讯号仅从A3到A1。和上部电路10的输入位址讯号相比较少了一条A0输入讯号。由于少了一条输入位址讯号A0，而单独由A3～A1来控制N型金氧半导体(NMOS)所串接起来的行讯号，相当于不论A0讯号值为“HIGH”或“LOW”，只要位址讯号A3～A1满足相对应的行讯号则该行讯号即可导通。紧接着，举一例子做说明，例如，假设W0为“HIGH”,W31～W1为“LOW”。那么则只有字元线(word line)W0所控制的N型金氧半导体(NMOS)列(row)的N型金氧半导体(NMOS)才会导通，在图3中，即是图式的中间电路20之最底的一列N型金氧半导体(NMOS)。另外，假设A3～A0为“0000”，如此则在图3上部电路10中只有标示为“0”的那一行串接的N型金氧半导体(NMOS)会导通。之后，由于W31～W1皆为“LOW”的状态，因而中间电路20的N型金氧半导体(NMOS)皆为“截止”状态，因此编号“0”的上部电路10所串接的N型金氧半导体(NMOS)行(column)只能连接到中间电路20的W0所控制的N型金氧半导体(NMOS)列(row)上，才可能有往左走的通路。从图3中可以看出，由W0所控制的N型金氧半导体(NMOS)，总共有16个并联。最右边一个N型金氧半导体(NMOS)，即是编号“0”之上部电路10所串接的N型金氧半导体(NMOS)行所要走的通路，可从图3中间电路20所编的阿拉伯数字知道，若编号“0”的中间电路20最下面一列的N型金氧半导体(NMOS)没有打P型植入(P+implant)，则该N型金氧半导体(NMOS)受栅极(gate)所控制，而其栅极(gate)则连接到W0，此时W0为“HIGH”，因此，此N型金氧半导体(NMOS)导通。经过此N型金氧半导体(NMOS)的讯号，亦可以继续往左走，因为其它15个互相并联的N型金氧半导体(NMOS)的栅极(gate)，也是连接在W0上，因此只要不碰到有打P型植入(P+implant)的N型金氧半导体(NMOS)。即可将讯号一路畅通地传至最左边的N型金氧半导体(NMOS)。当然亦可以往下传送，往下则碰到图3下部电路30中由位址讯号A3～A1所控制的串接行(column)。因为此时位址讯号A3～A0为“0000”，因此位址讯号A3～A1也为“000”，所以只有图3下部电路30最右边的行会导通，假设目前是求值状况，那么输出讯号Dout便会经刚才所陈述的路径，往上连接至接地状态，该输出讯号Dout另连接有一控制元件31，是直接由控制讯号(PH1B)所控制，可将输出讯号Dout拉为“HIGH”的状态。因此，若位址讯号A3、A2、A1、A0皆为“LOW”时，我们即可由是否对图3的中间电路20最下面一列编号为“0”之N型金氧半导体(NMOS)作P型植入(P+implant)，来决定此资料码为“LOW”或“HIGH”。假设此N型金氧半导体(NMOS)被填P型植入(P+implant)，则此N型金氧半导体(NMOS)就为断路(open)，因此前述的路径就不能经此N型金氧半导体(NMOS)从图3下部电路30最右边的N型金氧半导体(NMOS)串列而连接下来。另外，因为此N型金氧半导体(NMOS)串列会在预先充电(pre-charge)状态下被预先充电至“HIGH”，因此当前述路径不通时，则输出讯号Dout会保持预先被充电的“HIGH”状态，而不会经上述路径被拉至“LOW”的接地状态。
如前所述，导通路径亦可以往左走，直到碰到填有P型植入(P+implant)的N型金氧半导体(NMOS)才走不过去。从图3中可以看出，每经过二个N型金氧半导体(NMOS)，就有一条路径往下走，也就是图3的下部电路30八条行讯号的其中一条。不过，我们知道，此八个行讯号串接的N型金氧半导体(NMOS)行，是由位址讯号A3～A1控制。通过选取不同的N型金氧半导体(NMOS)加以填N型植入(N+implant)，则可让此八个行讯号，每次只会导通一个行讯号。因此，即使刚才的导通路径有可能往左走，但却始终走不到输出讯号Dout，而只有最右边的一行可以导通。
例如，假设A3～A0为“0001”，而W31～W1为“LOW”,W0为“HIGH”，则图3的上部电路10编号为“1”的行将会导通。同样的，它会往下走，直到碰到W0之列，才会往左或往右走。若往右走，则会经过中间电路20编号为“1”的N型金氧半导体(NMOS)；往左走，则会经过编号为“3”的N型金氧半导体(NMOS)。若编号为“1”的N型金氧半导体(NMOS)没有填P型植入(P+implant)那么就会经过编号为“1”的N型金氧半导体(NMOS)，之后再往下走而经图3之下部电路30最右边的行而联接到输出讯号Dout，此部分与当A3～A0为“0000”时一样。这是因为图3的下部电路30是由A3～A1所控制，因此不管A0为0或1都会走下部电路30之最右边的一行。同理，往左走的讯号，不管走到那里，都不会有一条路径联接至输出讯号Dout。由此，我们可以知道，图3下部电路30的每一条行都会导通为两种状态，当然此两种状态只有A0不一样而已。
图3的中间电路20编号为“1”的N型金氧半导体(NMOS)，其是否有填入P型植入(P+implant)，即是代表着此位址讯号A3～A0为“0001”时之输出讯号Dout为“HIGH”或“LOW”的状态，如同前述位址讯号A3～A0为“0000”时是一样的结果，即是若有填P型填入(P+implant)，则此编号为“1”的N型金氧半导体(NMOS)处于断路(open)状态，则输出讯号Dout维持预先充电的“HIGH”状态。若没有填P型植入(P+impalnt)，则输出讯号Dout会通过前述路径拉到“LOW”。因此此编号为“1”的N型金氧半导体(NMOS)即为位址讯号A3～A0为“0001”时的资料码所在位置。
接着更进一步说明当位址讯号A3～A0为“0011”时的动作。图3的上部电路10上方标示为3/1的行，即表示此行在位址讯号A3～A0之值为3和1的时候皆会导通。这是因为3(0011)和1(0001)的二进位表示法，只有第二个位元(bit)不一样，也就是只有A1不一样。因此只要在输入A1及其反向所控制的N型金氧半导体(NMOS)上，外围都有一个圆圈，如图3所示的上部电路10所标示3/1行内中间部分连续的两个圆圈，那么此行即不再受输入位址讯号A1控制，也就是此两个串接N型金氧半导体(NMOS)永远处于导通状态。因此当位址讯号A3～A0为“0011”时，也是走和位址讯号A3～A0为“0001”时同样的通路，即是皆走标示为3/1的行。假设此时W31～W1仍为“LOW”，而只有W0为“HIGH”，那么标示3/1的行只能往下走，直到碰到W0所控制的N型金氧半导体(NMOS)列(row)才有可能往左或右走。这一部分和前述的两种状态，即A3～A0为“0000”或“0001”时类似。当讯号碰到W0列，即图3的中间电路20最下面一列，该讯号可以往右，从标示为1的N型金氧半导体(NMOS)通过，该讯号亦可以往左，从标示为3的N型金氧半导体(NMOS)通过。其中，若标示为1的N型金氧半导体(NMOS)即使没有填P型植入(P+implant)，可以让讯号往右走，然而因为图3下部电路30的最右边一个行只能导通位址讯号A3～A1为“000”时的状态，因此，就算该讯号能向右走，但也无法继续向下连接至输出讯号Dout。另一方面，若往左走，则必须依编号为3的N型金氧半导体(NMOS)是否有填P型植入(P+implant)以决定输出讯号Dout为“HIGH”或“LOW”，和前述情形一样，若没有填P型植入(P+implant)，则此N型金氧半导体(NMOS)处于通路状态，那么讯号便可继续往左走或往下走，然而能往下走的路径，则只有一条当位址讯号A3～A1为“001”时的行，也就是图3中下部电路30的右边第2行，而其它行在此时(意即位址讯号A3～A1为“001”时)皆不会导通，因而输出讯号Dout会经该下部电路30右边第2行的路径而被拉至“LOW”。如果编号3的N型金氧半导体(NMOS)有填P型植入(P+implant)，那么该N型金氧半导体(NMOS)为断路(open)，因此将不会有一条路径被连接至地。所以位址讯号A3～A0为“0011”时，输出讯号Dout仍维持其预先充电时的“HIGH”状态。
由上述分析，可以归纳出一个方法，即上述所提及的图3中上部电路10由右往左的阿拉伯数字顺序为0,1,3,2,6,7,5,4,12,13,15,14,10,11,9,8。此种顺序即是图3中间电路20中最下面一列(row)，没有加圆圈的N型金氧半导体(NMOS)所标示的阿拉伯数字顺序，也就是此并联式P型植入(P-implant)只读存储器(ROM)的阵列填入资料码的顺序。图3中上部电路10与下部电路30串接的N型金氧半导体(NMOS)行则必须相互搭配。上部电路10所串接的N型金氧半导体(NMOS)行，每相邻两个行，只能改一个位元(bit)。例如从0到1只改变第一个位元A0，而从1到3只改变第二个位元A1。同理可以往下推，只要符合这个原则即可采用，但是必须注意考虑配合图3下部电路30所串接N型金氧半导体(NMOS)行的位址讯号A3～A1的解码方式，这是因为下部电路30的输入讯号只有位址讯号A3～A1，其中少了一条A0，因此导致图3上部电路10在行与行之间，除了必须符合只改变一个位元的规则外，另外需再符合这个改变的位元，必须是第一个位元A0，例如从0转变为1、3转变为2或由6转变为7等等转换方式。满足了这两个规则后，就可得到很多个不同组成的并联式P型植入(P-implant)只读存储器(ROM)的阵列结构，也就是可以有很多个填只读存储器资料码(ROM code)的顺序。另外必须提及的是，图3下部电路30的串接N型金氧半导体(NMOS)行的控制讯号不一定为A3～A1，也可以是A3、A1、A0，亦或其它组合，当然下半部不同的组合，就会产生图3上半部串接N型金氧半导体(NMOS)行不同的解码顺序，而最后又产生图3中间电路20的实际N型金氧半导体(NMOS)阵列不同的填资料码顺序。
通过了解上述填码规则之后，再以图4为另一实施例加以说明，图4为本发明第二实施例详细电路图。图4与图3整体结构是一样的。不同之处在于图4中上部电路10与下部电路30所串接N型金氧半导体(NMOS)行内，圆圈所圈的N型金氧半导体(NMOS)是在不同的位址。由于不一样的圈法，因而导致不一样填资料码的顺序，图4填资料码的顺序为2,3,1,0,4,5,7,6,14,15,13,12,8,9,11,10，显然与图3所填资料码顺序不同，当然图4所串接N型金氧半导体(NMOS)行的解码方式也是在满足上述两项填码规则下所做的修正。
请参阅图5，图5为本发明第三实施例的详细电路图。其基本结构和图3与图4都一样，其差别在于此第三实施例的目的，是为了与图4作一比较，其中于图4的填资料码顺序是从3至1，然而图5则是从3至7。因此得知，可以存在许多种不同填资料码的顺序，即使一开始的顺序一样，但在中间时，仍可有不一样的顺序选择。
另外，图6所示为本发明第四实施例的详细电路图，与前面所述的图示不同之处为图6上部电路10串接N型金氧半导体(NMOS)的输入控制讯号A3～A0，有不同顺序之安排，此种不同的顺序安排，亦能产生出如前所述不同的填资料码顺序。
通过前述的动作顺序描述可进一步说明本发明要点所在，请再参阅图3，如前述所提及，图3上部电路10所串接的N型金氧半导体(NMOS)行之间必须互相搭配。另外我们亦知图3的上部电路10所串接N型金氧半导体(NMOS)行的顺序必须符合相邻的行，只能改变一个位元，同时，此位元必须是下部电路30所串接N型金氧半导体(NMOS)行所缺少的位元。基于此两项原则，则可以产生许多种填资料码的顺序，如此一来将会造成接下来所提供之只读存储器(ROM)资料码电路元件联接档(code netlist)的工作变得复杂，而且容易出错，且错误之后亦难以侦错。基于这种理由，而提出一种方法，加上一些固定元件导通或截止的状态以达到自然地填资料码，且不出错的目的，即使出错亦能加以侦测出。
图7所示，为码转换布尔代数及逻辑电路的示意图，其中图7a所示码的转换，主要是指以传统公知的从二进位码(Binary code)转成格雷码(Graycode)为一例子作说明，图7a只有以一个四个位元当作例子。一般而言格雷码(Gray code)比二进位码(Binary code)多了一项重要优点，就是在于码与码之间，最多只会改变一个位元。若以二进位码而言，当码之值1要变成2时，则位元b1，及b0都会改变状态。但是如果将二进位码之方式转成格雷码(Gray code)之后，从图7a中可观察出格雷码值由1变成2时，仅仅只有改变第二个位元a1，其它的位元都不变。图7b所示，为由二进位码转换为格雷码(Gray code)的布尔代数表示法，可表示两者中各位元转换的关系；另外，图7c所示，是实际根据图7b的布尔代数表达式而以逻辑门电路加以实现的电路图。
通过图7所述码的转换，我们亦可以将输入位址讯号A3～A0四个位元的填码二进位码(Binary code)及格雷码(Gray code)写下来，其二进位码(Binary code)输入顺序为0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15，而经转换的格雷码(Gray code)则为0,1,3,2,6,7,5,4,12,13,15,14,10,11,9,8。现在再回到图3所示只读存储器(ROM)的结构上。如前所述，此只读存储器(ROM)设计填资料码的顺序为0,1,3,2,6,7,5,4,12,13,15,14,10,11,9,8，刚好与格雷码(Gray code)的顺序一样。换句话说，当输入位址讯号A3～A0的二进位码(Binary code)，先经图7c所示的逻辑门转换成格雷码(Gray code)之后，再当作图3的输入位址讯号。另参阅图8所示，图8为本发明第五实施例的详细电路图，主要是将输入位址讯号经逻辑门电路而转换为格雷码型态。然而，图3与图8不一样之处只有图8上部电路10输入位址讯号部分的第一输入电路40中多了三个异或门(EXOR Gates)所形成的逻辑电路41，它是依照图7c的逻辑门电路连接而完成，以及在中间电路20的只读存储器(ROM)的资料码阵列，相对应于原始输入位址讯号A3～A0则是0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15的自然顺序编号，此两点即是图8异于图3之处。
通过上述具有已经转换过的资料码作为输入位址讯号，则整个图8的结构便可以固定，意即为图8之上部电路10串接N型金氧半导体(NMOS)行者[包括有圆圈的N型金氧半导体(NMOS)]及下部电路30之串接N型金氧半导体(NMOS)行[也是包括有圆圈的N型金氧半导体(NMOS)]，为一样地自然编号顺序。而中间电路20所并联之N型金氧半导体(NMOS)阵列的最下面一列(row)，其资料码位置也是固定从W0为“HIGH”时其顺序为0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,W1为“HIGH”时则从16,17,……31，如此由右往左，由下往上地计数。因此当资料码要转换时，因为资料码的位置都一样，并不会因外部解码线路的不同而有不同，所以只读存储器(ROM)阵列转元件列表的程序就可固定为一种，同时，往后在作电路布局对照电路图检测(LVS check)时，即使有错，也会很容易地找到错误的地方，另请参见图9，图9为本发明第六实施例的详细电路图，其虽与图3所示相类似，然而其主要差别在于图9中上部电路10的输入位址讯号为三条A2、A1、A0，而下部电路30的输入位址讯号为二条A2及A1，主要是为了配合使用者的需要而做的改变。
综上所述，本发明的结构特征及各实施例皆已详细揭示，充分显示出本发明在只读存储器装置的填码方式中，其目的及功效上均具有进步性，极具工业应用价值，且目前市面上未见运用。以上所述，仅为本发明之较佳实施例而已，不能用以限定本发明的实施范围。即大凡依本发明申请专利范围所作均等变化与修饰，皆应属于本发明专利的保护范围。
权利要求
1．一种以自然顺序填码的存储器装置，包括有一上部电路，连接有位址输入讯号，以执行解码操作；一中间电路，连接有字元线讯号及该上部电路，借以执行填码操作；一下部电路，连接该中间电路及位址输入讯号，用以配合该上部电路而执行解码操作；其中，该中间电路是使用P型植入方式来执行填码操作的。
2．如权利要求1所述的一种以自然顺序填码的存储器装置，其特征在于，它还包括有一第一输入电路连接于该上部电路与位址输入讯号之间，借以产生不同的输入状态。
3．如权利要求1所述的一种以自然顺序填码的存储器装置，其特征在于，它还包括有一第二输入电路连接于该下部电路与位址输入讯号之间，借以产生不同的输入状态。
4．如权利要求1所述的一种以自然顺序填码的存储器装置，其特征在于，该下部电路所连接之位址输入讯号比该上部电路所连接之位址输入讯号少一讯号。
5．如权利要求1所述的一种以自然顺序填码的存储器装置，其特征在于，该上部电路是使用N型植入方式作解码讯号的。
6．如权利要求1所述的一种以自然顺序填码的存储器装置，其特征在于，该下部电路是使用N型植入方式作解码讯号的。
7．一种自然顺序填码方法，是以存储器装置中之上部电路相邻之行讯号仅相差改变一位元，且其所改变之位元是以改变存储器装置中之下部电路所少于上部电路之位元为填码规则而顺序填码的。
8．如权利要求2所述的一种以自然顺序填码的存储器装置，其特征在于，它还包括有一逻辑电路，连接于该位址输入讯号与该第一输入电路之间。
9．如权利要求8所述的一种以自然顺序填码的存储器装置，其特征在于，该逻辑电路是以异或逻辑门连接而成，以执行位址输入讯号转换码的动作。
10．如权利要求1所述的一种以自然顺序填码的存储器装置，其特征在于，它还包括有一字元线讯号产生器，以产生字元线讯号。
11．如权利要求10所述的一种以自然顺序填码的存储器装置，其特征在于，该字元线讯号产生器包括有一字元线输出控制电路，用以控制输出讯号；一字元线接地控制电路，用以控制字元线讯号接地；一字元线填码电路，用以执行填码操作。
12．如权利要求11所述的一种以自然顺序填码的存储器装置，其特征在于，它还包括有一控制讯号，借以控制该字元线输出或接地操作。
13．如权利要求11所述的一种以自然顺序填码的存储器装置，其中该字元线填码电路，是以P型植入方式执行填码操作的。
全文摘要
一种以自然顺序填码的存储器装置,主要包括有一上部电路配合一下部电路而执行解码操作,另配合连接有一中间电路,其为一字元线输入所控制的填码动作,借由位址输入讯号配合选择连接上部电路、中间电路及下部电路并以自然顺序填码方式而能适用于不同设计填资料码时,其填入顺序仍不须改变,使其填码程序亦不须更改,且在填码错误时能加以侦错。
文档编号G11C17/00GK1218264SQ9712215
公开日1999年6月2日 申请日期1997年11月26日 优先权日1997年11月26日
发明者高进南 申请人:合泰半导体股份有限公司