专利名称：存贮器组件、奇偶校验位模拟器及奇偶校验位模拟方法
技术领域：
本发明是关于一种存贮器组件，特别是关于一种可模拟自存贮器内存取奇偶校验位的一种存贮器组件。
在许多计算机系统中，其主存贮器控制器会在写入周期中产生一奇偶校验位。此奇偶校验位相关于一个要储存在此系统主存贮器内的数据字。此奇偶校验位可利用“1”来指示此数据字内的位数为奇数或偶数。此奇偶校验位及数据字是一起传输至主存贮器内的。
常用的可应用在主存贮器上的存贮器组件需要同时储存数据字元及奇偶校验位。当中央处理器要求自存贮器中取出数据字时，存贮器组件会同时输出所储存的数据字及所储存的奇偶校验位。
随着其接收到所取出的数据字，存贮器控制器会产生另外一个奇偶校验位，并将此奇偶校验位和自存贮器内取出的原来的奇偶校验位相比较。若此二奇偶校验位不相符，则所取出的数据字和原先所产生的数据字不相同。这表示所取出的数据字在储存或传输的过程中有所失误。因此系统将会停止动作，而需要使用者将之重新启动。
常用存贮器组件的问题是其在价格上不再具有优势。近来在电子工业上的发展已使存贮器产品相当的可靠。因此，在比较奇偶校验位元时发生不相符合的状况的情形已很少发生。因之，在存贮器组件内设置额外存贮器以储存奇偶校验位输出端，用以输出所取出的数据字及在读取周期内所产生的奇偶校验位。
附图的简单说明本发明的前述及其它目的将可自下文详细说明，配合附图，可更清楚地了解。在附图中
图1是一包含有本发明存贮器组件的计算机系统的方块图；图2是该存贮器组件的奇偶校验位模拟器的详细图式；图3是图2存贮组件的较佳实施例。
图1至图3显示本文内所揭示的发明的实施例。在这些图式中，相同的元件是以相同的编号代表的。
首先参阅图1，其中显示一计算机系统10的方块图。此计算机系统10包含有一中央处理器(CPU)11、一主存贮器系统12、一辅助存贮器系统13、一数据总线14、一地址总线15及一控制总线16。
在一写入周期中，一个八位数据字(Din0～Din7)会储存在存贮器组件18的存贮器17内。在写入周期开始时，中央处理器11会产生一写入信号(WR)及一个三十二位的地址(A0～A31)。此写入信号(WR)将会在控制总线16上输出，地址(A0～A31)则会在地址总线15上输出。
随着该等写入信号(WR)及地址(A0～A31)信号的被接收，主存贮器系统12的动态随机存取存贮器(DRAM)控制器19会产生一组写入周期控制信号以及地址信号。这些信号是在将数据字中的第一个四位(Din0～Din3)以及其第二个四位(Din4～Din7)分别储存在构成存贮器组件18之存贮器17的DRAM 20及21内所必需。
这些控制信号包含有一写入使能信号(WE)、一列地址触发信号(RAS)、一存贮器工作用的行地址触发信号(CASmo)及一奇偶校验工作用的行地址触发信号(CASpo)。这些信号的每一个均送至DRAM20和21上，且每一个均以一“0”代表之。写入使能信号(WE)是用以启动DRAM20和21来分别储存所输入之数据字的第一个四位(Din0～Din3)及第二个四位(Din4～Din7)。列地址触发信号(RAS)是用以启动DRAM20和21来接收列地址。同样地，存贮器工作用的行地址触发信号(CASmo)是用以启动DRAM20和21来接收行地址。奇偶校验工作用行地址触发信号(CASpo)则是供存贮器组件18的奇偶校验位模拟器22来独立进行奇偶校验工作之用。
这些地址包含有一个十位列地址(Ar0～Ar9)，及一个十位行地址(Ac0～Ac9)。这些地址是在不同的时间，以多路方式传输至DRAM20和21上。列地址(Ar0～Ar9)是在行地址(Ac0～Ac9)之前先输出的。因此，该列地址触发信号(RAS)是在该二个行地址触发信号(CASmo和CASpo)之前先传送至DRAM20以及21上。
数据字(Din0～Din7)可以是在工作过程中由中央处理器11所产生，或者是由辅助存贮器系统13所提供的指令，其将输出至数据总线14上。
随着输入数据字(Din0～Din7)信号的接收，主存贮器系统12的奇偶校验位产生器24会产生一个和输入数据字(Din0～Din7)相关的输入奇偶校验位(PBin)。此奇偶校验位(PBin)接着传送至奇偶校验位模拟器22。此输入奇偶校验位(PBin)可标示输入的数据字是否具有偶数个“1”(即偶数校验)，或是此输入数据字具有奇数个“1”(即奇数校验)。
但是依所使用的奇偶校验位产生器或存贮器控制器的形式的不同，此奇偶校验位可能会具有反相极性或者非反相极性。因此，若输入奇偶校验位(PBin)是以非反相极性方式输出，则在数据字是偶数校验时，是以一个“1”表示的，若数据的是奇数校验，则以一个“0”表示之。但是若输入奇偶校验位(PBin)是以反相极性的方式输出，则在输入的数据字为偶数校验时，是以一个“0”表示之，而在输入的数据字为奇数校验时，是以一个“1”表示之。
当DRAM20和21接收到写入使能信号(WE)及列地址触发信号(RAS)时，它们会在它们的内部地址缓冲器内储存多路传输过来的列地址(Ar0～Ar9)。其后，当它们接收到写入使能信号(WE)及后来以多路处理传输而来的存贮器工作用行地址触发信号(CASmo)时，它们会在它们的内部行地址缓冲器内储存行地址(Ac0～Ac9)。在列地址及行地址(Ar0～Ar9和Ac0～Ac9)均正确地储存在内部地址缓冲器内之后，所输入的数据字中的第一个四位(Din0～Din3)以及第二个四位(Din4～Din7)会被分别储存在DRAM20以及21内相应于这些地址的位置上。
参阅图2，在存贮器17的DRAM20和21储存输入的数据字(Din0～Din7)的过程时，存贮器组件18的奇偶校验位模拟器22继续进行工作。奇偶校验位模拟器22的奇偶校验位产生器26会在其输入端28～35上自中央处理器总线14接收该输入数据字。随着该信号，一个具有非反相极性的中间奇偶校验位(IPBin)会产生在或门37的输出端，而一个具有反相极性的中间奇偶校验位(IPBin)则会产生在或非门39的输出端上。如同输入奇偶校验位(PBin)的情形一样，中间奇偶校验位(IPBin和IPBinn)可指示出是否所接收到的数据字具有偶数数目或奇数数目的“1”。此外，这些中间奇偶校验位是以和前述有关输入奇偶校验位(PBin)的可能极性相同的方式表示的。
在此时，极性决定电路41的读取/写入解码器40会在奇偶校验位模拟器22的输入端42上接收到写入使能信号(WE)。由于此信号是以“0”表示的，解码器40的与门43的输出端会产生一个以“0”表示的禁制信号(DIS)。此禁制信号(DIS)是用以关闭极性决定电路41的极性标志产生器44。相应地，极性标志产生器44的与非门46和47的输出端上会一起产生一个以两个“1”代表的二位缓冲器禁制信号(BDIS)。此二位信号是用以在写入周期内关闭奇偶校验位产生器26的缓冲器49和50。因此，在一写入周期中，将不会有任何一个中间奇偶校验位(IPBin和IPBin)会发生在奇偶校验位产生器26的输入/输出端52上。
当缓冲器49和50被中止输出该二中间奇偶校验位(IPBin和IPBin)时，输入/输出端52会接收到输入奇偶校验位(PBin)。输入奇偶校验位(PBin)，以及非反相中间奇偶校验位(IPBin)将传送至极性决定电路41的极性决定器54上。此极性决定器54包含一异或门55。此异或门55会比较所接收到的二奇偶校验位(PBin或IPBin)，并在其输出端上产生一极性决定信号(PD)。
由于此二奇偶校验位是相应于同一个输入数据字(Din0～Din7)，因此极性决定信号(PD)将只标示出输入奇偶校验位(PBin)的极性。如果输入奇偶校验位(PBin)及非反相中间奇偶校验位(IPBin)是相同的，则输入奇偶校验位具有非反相极性。其结果是极性决定信号(PD)以“0”来代表此一情形。但是，若输入奇偶校验位(PBin)和该非反相中间奇偶校验位(IPBin)不同，则输入奇偶校验位(PBin)具有反相极性。极性决定信号(PD)会以“1”来表示之。
极性决定电路41的读取/写入解码器40会在其接收到写入使能信号(WE)的同时，在输入端57上接收到奇偶校验工作用的行地址触发信号(CASpo)。由于此行地址触发信号(CASpo)也是以“0”表示的，因此解码器40的与门59的输出端会有一以“1”表示的写入时钟信号(WC)。
写入时钟信号(WC)将会被锁存器62的延迟电路61所接收到。此延迟电路可施加一约20尘秒的延迟至写入时钟信号(WC)上。此一延迟可提供足够的时间，以供极性决定信号(PD)能在被延迟的写入时钟信号(WC)在被D型触发器63在D输入端上接收之前，先被D型触发器63在其CLK输入端上接收到。
随着该被延迟的写入时钟信号(WC)的被接收，D型触发器63会锁存住极性决定信号(PD)。因之，D型触发器63会以一个二位信号输出被锁存住的极性决定信号(LPD)。其第一位是产生在Q输出端上，而第二位则是产生在Q输出端上。
如前面所提及的，若极性决定信号(PD)是一“0”，则输入奇偶校验位(PBin)会具有一非反相极性。因之，被锁存住的极性决定信号(LPD)的第一位会被锁存成“0”，而此信号的第二位元则会被锁存成“1”。
但是若极性决定信号(PD)是一“1”，则输入奇偶校验位具有反相极性。因之，被锁存住的极性决定信号(LPD)的第一位会是一“1”，而此信号的第二位则会是一“0”。
极性标志产生器44将接收到该锁存住的极性决定信号(LPD)。但是如前面所讨论的，虽然解码器40持续接收到写入使能信号(WE)，但此极性标志产生器将仅会输出该二位的缓冲器禁制信号(BDIS)，以关闭缓冲器49及50。
在常用的存贮器组件中，写入周期是在数据字及相关的奇偶校验位均被储存在存贮器内时才算完成。但是借助存贮器组件18的使用，只要数据字(Din0～Din7)被存入DRAM20和21内，且极性决定信号(PD)被锁存器63锁存住，即算完成其写入周期。
再参阅图1，在一读取周期中，一输出数据字(Dout0～Dout7)将被自存贮器组件18的存贮器17内取出。此输出数据字(Dout0～Dout7)可以是刚才才被储存的或是先前所储存的输入数据字(Din0～Din7)。
在读取周期开始时，中央处理器11会产生一读取信号(RD)，及一读取地址(A0～A31)。如同写入信号(WR)一样，此读取信号(RD)是由中央处理器11输出至数据总线14上，而能为DRAM控制器19所接收。
随着读取信号的产生，该DRAM控制器19会产生读取周期控制信号及地址信号。这些信号是自DRAM20及21内分别取出欲输出的数据字的第一个四位(Dout0～Dout3)以及其第二个四位(Dout4～Dout7)所必需的。
这些读取周期控制信号包含有一读取使能信号(RE)、前面所提及的列地址触发信号(RAS)、以及前面所提及的二个行地址触发信号(CASmo及CASpo)。该读取使能信号(RE)是与写入使能信号(WE)相反的，并且是和写入使能信号由同一条线路所提供的。因此，虽然写入使能信号(WE)和列及行地址触发信号(RAS、CASmo、CASpo)均是由一“0”表示的，但是读取使能信号(RE)则是由“1”所表示，用以启动DRAM20和21，以供分别自DRAM20和21取出所欲输出的数据字的第一个四位(Dout0～Dout3)和第二个四位(Dout4～Dout7)。
如同写入周期的情形一样，当该等DRAM20和21接收到读取使能信号(RE)及列地址触发信号(RAS)后，它们会在它们的内部地址缓冲器内储存多路传输来的列地址(Ar0～Ar9)。接着当它们接收到读取使能信号(RE)和存贮器工作用的行地址触发信号(CASmo)后，它们会在它们的内部行地址缓冲器内储存稍后以多路传来的行地址(Ac0～Ac9)。当列和行地址(Ar0～Ar9及Ac0～Ac9)均已正确地储存在内部地址缓冲器内后，所输出的数据字的第一个四位(Dout0～Dout3)和第二个四位(Dout4～Dout7)，将会被分别自DRAM20和21上相应于这些地址的位置上取出。
再参阅图2，奇偶校验位模拟器22的奇偶校验位产生器26会在输入端28～35上接收到所取出的数据字(Dout0～Dout7)。相应于此一情形，一个具有非反相极性的中间奇偶校验位(IPBout)会产生在或门37的输出端上，而一个具有反相极性的中间奇偶校验位(IPBout)则会产生在或非门39的输出端上。这些中间奇偶校验位(IPBout和IPBout)是和前面所述的写入周期内所产生的中间奇偶校验位(IPBin和IPBin)提供相同的信息，且是以相同的方式表示的。
在此时，读取/写入解码器40会在输入端42上接收到以“1”表示的读取使能信号(RE)，并在输入端57上接收到以“0”表示的奇偶校验工作用行地址触发信号(CASpo)。因之，解码器40的与门43的输出端上会产生一以“1”形式表示的使能信号(ENB)。此使能信号(ENB)是用以启动极性决定电路41的极性标志产生器44。
在读取周期内，锁存器62会继续地锁存住极性决定信号(PD)。因此，极性标志产生器44会继续地接收到被锁存住的二位极性决定信号(LPD)。
当极性标志产生器44被使能信号(ENB)启动后，极性标志产生器44将会提供一个二位的极性标志(FLG)至奇偶校验位产生器26上。此信号可标示出前述写入周期内所接收到的输入奇偶校验位(PBin)的极性。此极性标志(FLG)的第一位是产生在与非门46的输出端上。此极性标志(FLG)的第二位则是产生在与非门47的输出端上。
如同前面所述，若输入奇偶校验位(PBin)具有非反相极性，被锁存住的极性决定信号(LPD)的第一位将会是一个“0”，而该信号的第二位会是一个“1”。因此之故，极性标志(FLG)的第一位将会是“1”，而其第二位是“0”。这会关闭缓冲器49，但启动缓冲器50。被启动的缓冲器50会将由或门37输出端所产生的中间奇偶校验位(IPBout)传送至输入/输出端52。
但是，若是输入奇偶校验位(PBin)具有一反相极性，则被锁存住的极性决定信号(LPD)的第一位会是一个“1”，而该信号的第二位则会是一个“0”。因此之故，极性标志(FLG)的第一位将会是“0”，而其第二位是“1”。这会关闭缓冲器50，但启动缓冲器49。被启动的缓冲器50会将由或非门39输出端所产生的中间奇偶校验位(IPBout)传送至输入/输出端52。
因此，在读取周期内，奇偶校验位产生器26会接收到极性标志(FLG)。相应地，奇偶校验位产生器26将会输出奇偶校验信号(IPBout和IPBout)中具有极性标志(FLG)所标示的极性的信号。回到图1，输出奇偶校验位(PBout)将会传送至主存贮器系统12的奇偶校验位检查器66上。
所取出的数据字(Dout0～Dout7)也会输出至数据总线14上。该数据可自该处由中央处理器11或辅助存贮器系统13所接收，也可为主存贮器系统12的奇偶校验位产生器24所接收。相应地，奇偶校验位产生器24会产生一相应的奇偶校验位(PBch)，以供奇偶校验检查之用，并将其传送至奇偶校验位检查器66。
奇偶校验位检查器66会将由奇偶校验位模拟器22所提供的输出奇偶校验位(PBout)与由奇偶校验位产生器24所提供的检查用奇偶校验位(PBch)相比较。若此二奇偶校验位不同，则奇偶校验位检查器66会产生一不可屏蔽式中断信号(NMI)，其将输出至控制总线16。相应地，中央处理器11将会停止计算机系统10的工作，因之而须将之重设。
但是，在存贮器组件18内加入奇偶校验位模拟器22可确保输出奇偶校验位(PBout)以及检查用奇偶校验位(PBch)二者均是由所取出的数据字(Dout0～Dout7)上产生的。因此不可屏蔽中断信号(NMI)的发生是极不可能的。读取周期是在数据字被读取出后，且输出奇偶校验位(PBout)和检查用奇偶校验位(PBch)比较过后即完成。
自前面讨论中可明显得知，奇偶校验位模拟器22可模拟奇偶校验位元在存贮器上的存取操作。由于已不再需额外的存贮器以供存取奇偶校验位，因此存贮器组件18会较常用的存贮器组件便宜。
此外，极性决定电路41是使用一自我学习方式来决定在最后一个写入周期中所接收到的输入奇偶校验位的极性。因之，存贮器组件18可以使用一个会产生具有非反相极性的输入奇偶校验位(PBin)的存贮器控制器，或是使用一个会产生具有反相极性的输入奇偶校验位(PBin)的存贮器控制器。此外，奇偶校验位模拟器22的自我学习特性使其可适应会在计算机系统10上造成输入奇偶校验位(PBin)极性变化的任何改变。
图3提供实施存贮器组件18和奇偶校验位模拟器22的较佳实施例。奇偶校验位模拟器22以及DRAM20和21是制成不同的晶片，并装置在一印刷电路板基体68上。同时在此印刷电路板68上还设置有电容器69～71，以及存贮器组件18的输入/输出端72。
DRAM晶片20和21每一个均是常用的1Mx4位DRAM晶片。换言之，其每一个均可储存其每一数据长度均为四位的百万个数据。因此，DRAM晶片20可供用以储存输入及输出数据的第一个四位(Din0～Din3和Dout0～Dout3)，而DRAM晶片21则是用以储存输入及输出数据的第二个四位(Din4～Din7和Dout4～Dout7)。此外，DRAM晶片20和21是分别封装在单晶片载体73和74上的。晶片载体73和74可分别将DRAM晶片20和21固定至印刷电路板68上。
奇偶校验位模拟器晶片22是以常用电子设计自动化(EDA)技术加以制成的。如同DRAM晶片20和21一样，奇偶校验位模拟器晶片22亦可封装在一单晶片载体75上。此晶片载体75可将奇偶校验位模拟器晶片22固定至印刷电路板68上。
电容器69～71是分别连接在电源接脚和晶片20、21和22的接地接脚之间，以消除电源的暂态电压峰值。它们每一个的值均约在0.1至1微法拉之间，并且是由陶瓷材料或钽所制成。
印刷电路板68的形式类似于标准的单列存贮器组件(SIMM)电路板，且适合装置在常用的SIMM连接器上。因此，输入/输出端75的三十个接脚76～105安排成可和常用的SIMM连接器兼容。图3中显示出印刷电路板68装置在该种连接器上时的电路连接关系。
更详细地说，接脚76和77是作为晶片19、20和22连接电源电压(VCC)之用。接脚78和79是作为这些晶片连接接地电压(VSS)之用。
接脚80～89是作为DRAM晶片20和21连接多路传输的列地址Ar0～Ar9之用。这些接脚也可作为DRAM晶片连接稍后以多路传输的行地址Ac0～Ac9之用。
接脚90～97可用以传输输入数据字的Din0～Din7位至奇偶校验位模拟器晶片22。接脚90～93可传输输入数据字的第一个四位Din0～Din3至DRAM晶片20上，并可输出自DRAM晶片20上取出的输出数据字的第一个四位Dout0～Dout3。接脚94～97可传输输入字的第二个四位Din4～Din7至DRAM晶片21上，并可输出自DRAM晶片21上取出的输出数据字的第二个四位Dout4～Dout7。
接脚98可传输写入使能信号(WE)及与之相反的读取使能信号(RE)至晶片19、20和22上。接脚99和100则可提供列地址触发信号(RAS)和存贮器操作用的行地址触发信号(CASmo)至DRAM晶片20和21上。接脚101可提供奇偶校验操作用的行地址触发信号(CASpo)至奇偶校验位模拟器晶片22上。
接脚102提供输入奇偶校验位(PBin)至奇偶校验位模拟器22上。而接脚103则输出由奇偶校验位模拟器22所产生的输出奇偶校验位(PBout)。
图1至图3，以及前面的讨论均用以说明本发明的较佳实施例。但是，本发明仍有许多可行的不同实施方案存在。
在前文中所述的存贮器组件18和奇偶校验位模拟器22是使用八位元的数据字及单一一个相关的奇偶校验位。但是，类似于前述的存贮器组件及奇偶校验位产生器亦可使用具有任何位数的数据字，特别是具有八的倍数的位数的数据字。此外，类似的存贮器组件及奇偶校验位产生器亦可使用多于一个的奇偶校验位。
前面所讨论的存贮器组件18及奇偶校验位模拟器22是应用在由一对DRAM20和21等所构成的存贮器17上，但是就输入及输出数据字(Din0～Din7和Dout0～Dout7)的储存而言，存贮器17可以是由单一一个DRAM所构成或由多于两个的DRAM构成。例如，可使用八个并列的4Mx1位的DRAM。换言之，每一个DRAM均可储存四百万个由一位所组成的数据。在此情形下，这八个DRAM的每一个均可储存输入数据字的(Din0～Din7)位中的一位，以及输出数据字的(Dout0～Dout7)位的一位。此外，亦可使用阵列形式的存贮器组件18，以增加主存贮器系统12的储存容量。另外，所使用的存贮器的形式也不仅限于DRAM，也可使用静态随机存取存贮器(SRAM)或是快闪式存贮器。
此外，前面所述的存贮器组件18并不一定仅限于分别封装的晶片20、21和22，以供用以安装在印刷电路板68上。使用常用的技术，亦可利用未经封装的晶片20、21和22共同安装在一基体上，而以拼合集成电路形式来构成存贮器组件18。所用的基体可以是一印刷电路板或一陶瓷材料。此拼合集成电路可接着封装在单个多晶片载体上。这些未封装的晶片20、21和22亦可固定在一半导体基体上，以配合形成在该基体上的其它电路元件而构成一大型集成电路。
此外，如同前面所述，奇偶校验位模拟器22的极性决定电路41可施用自我学习方法，以决定未知的输入奇偶校验位(PBin)极性。但若输入奇偶校验位(PBin)的极性是已事先决定的，则奇偶校验位模拟器22可以利用硬件来跳过此自我学习过程，以使所产生的输出奇偶校验位(PBout)具有已知的极性。此方式的一种变化是奇偶校验位模拟器22可单纯地具有一个输出具有已知极性的奇偶校验位(PBout)的奇偶校验位产生器。
最后，某些存贮器控制器可输出额外的控制信号或额外的地址位，以供自存贮器存取数据字。在此情形下，图3中的额外接脚104和105可用以传输这些控制信号至存贮器组件18内的正确元件上。
虽然在本文中是以一些实施例来说明本发明，但本文的说明仅为范例性地描述本发明，并非用以限定本发明。本技术领域的熟练技术人员可在不脱离本发明在权利要求中所界定的精神及范畴的情形下，仍可实施多种本发明的各种变化。
权利要求
1.一种存贮器组件，包含有一存贮器，用以储存一第一数据字，该数据字可在一读取周期中自该存贮器中取出；以及一奇偶校验位产生器，可随着该第一数据字的取出而在该读取周期内产生第一奇偶校验位；一输入/输出端，用以在该读取周期内输出所取出的第一数据字及所产生的第一奇偶校验位。
2.根据权利要求1所述的存贮器组件，其中该第一数据字是由八的倍数的数据位表示的。
3.根据权利要求1所述的存贮器组件，进一步包含有一基体，可供该存贮器、该奇偶校验位产生器及该输出端装置在其上。
4.根据权利要求3所述的存贮器组件，其中该基体是一印刷电路板。
5.根据权利要求3所述的存贮器组件，其中该印刷电路板制作成可安装至一固定在一主电路板上的连接器上。
6.根据权利要求4所述的存贮器组件，其中该奇偶校验位产生器是包含在一个固定在该印刷电路板上的电路晶片内，且该存贮器包含有至少一个存贮器晶片，其固定在该印刷电路板上。
7.根据权利要求1所述的存贮器组件，其中该输入/输出端可供在一写入周期中接收一第二数据字，及一个具有某一种极性的第二奇偶校验位；该奇偶校验位产生器可随着第二数据字的接收而在该写入周期内产生一第三奇偶校验位；该存贮器组件进一步包含有一极性决定电路，其可随着第二同位位的接收及第三奇偶校验位的产生，而决定该极性，并产生一相关的极性标志；以及该奇偶校验位产生器可依据该极性标志而使该第一奇偶校验位具有前面所决定的极性。
8.根据权利要求7所述的存贮器组件，其中该奇偶校验位产生器及该极性决定电路包含在一个固定在该印刷电路板上的电路晶片内，且该存贮器包含有至少一个存贮器晶片，其装设在该印刷电路板上。
9.根据权利要求7所述的存贮器组件，其中该极性决定电路包含有一极性决定器，可随着该第二奇偶校验位的接收及该第三奇偶校验位元的产生而决定该极性，并可相应产生一极性决定信号；一锁存器，可用以锁存该极性决定信号；以及一极性标志产生器，可依据该锁存住的极性决定信号，而在该读取周期内产生该极性标志。
10.根据权利要求9所述的存贮器组件，其中该输入/输出端也可用以在该读取周期内接收一读取使能信号及一控制信号，并可在该写入周期内接收一写入使能信号及该控制信号；该极性决定电路进一步包含有一解码器，可随着该读取使能信号控制信号及该控制信号的接收而产生一标志产生器使能信号，并可随着该写入使能信号及该控制信号的接收而产生一写入时钟信号；该锁存器也会因该写入时钟信号而锁存住该极性决定信号；该极性标志信号产生器也会因该标志产生器使能信号而产生该极性标志。
11.一种奇偶校验位模拟器，包含有一奇偶校验位产生器，可在一写入周期内随着一第一数据字而产生一第一奇偶校验位；以及一极性决定电路，可在该写入周期内随着该第一奇偶校验位及一个具有某一种极性的第二奇偶校验位而决定该极性，并产生一相应的极性标志；其中该奇偶校验位产生器可在一读取周期内随着该极性标志及一第二数据字而产生一个具有前面所决定的极性的第三奇偶校验位。
12.根据权利要求11所述的奇偶校验位模拟器，其中该奇偶校验位产生器及该极性决定电路是包含在一电路晶片内。
13.根据权利要求11所述的奇偶校验位模拟器，其中该极性决定电路，包含有一极性决定器，可随着该第一奇偶校验位的产生及该第二奇偶校验位元的接收而决定该极性，并相应在该写入周期内产生一极性决定信号；一锁存器，可用以锁存该极性决定信号，以及一极性标志产生器，可依据该锁存住的极性决定信号，而在该读取周期内产生该极性标志。
14.根据权利要求13所述的奇偶校验位模拟器，其中该极性决定器进一步包含有一解码器，可随着一读取使能信号及一控制信号的接收而产生一标志产生器使能信号，并可随着一写入使能信号及该控制信号的接收而产生一写入时钟信号；该锁存器也会因该写入时钟信号而锁存住该极性决定信号；该极性标志产生器也会因该标志产生器使能信号而产生该极性标志。
15.一种模拟一第一奇偶校验位的存取的方法，该方法包含有下列步骤在一读取周期内取出储存在一存贮器内的第一数据字；在该读取周期内随着该取出步骤的进行而产生一第二奇偶校验位；以及在该读取周期内由一输入/输出端输出该取出的数据字及所产生的第二奇偶校验位。
16.根据权利要求15所述的方法，其中该数据字是由八的倍数个数据位表示的。
17.根据权利要求16所述的方法，进一步含有下列步骤在一写入周期内接收该第一奇偶校验位，而该第一奇偶校验位具有某一种极性；以及决定该极性；使其中该第二奇偶校验位产生具有前面所决定的极性。
18.根据权利要求17所述的方法，进一步包含有下列步骤在一写入周期内接收一第二数据字；以及随着该第二数据字接收步骤的进行而产生一第三奇偶校验位；其中该决定步骤是随着该第一奇偶校验位接收的步骤及该第三奇偶校验位产生的步骤的进行而工作的。
19.根据权利要求18所述的方法，进一步包含有下列步骤在该写入周期内，随着该决定步骤的进行而产生一极性决定信号；锁存住该极性决定信号；在该读取周期内，依据该锁存住的极性决定信号而产生一极性标志；其中该第一奇偶校验位产生步骤可依据该极性标志而使该第一奇偶校验位产生成前面所决定的极性。
20.根据权利要求19所述的方法，进一步包含有下列步骤在该读取周期内接收一读取使能信号及一控制信号；以及在该写入周期内接收一写入使能信号及该控制信号；随着该读取使能信号及该控制信号的接收而产生一标志使能信号；随着该写入使能信号及该控制信号的接收而产生一写入时钟信号；其中该锁存步骤是随着该写入时钟信号产生步骤而工作的；以及其中该极性标志产生步骤是随着该标志使能信号产生步骤而工作的。
全文摘要
一种存贮器组件、奇偶校验位模拟器及用以模拟自存贮器中存取奇偶校验位的方法。此存贮器组件包含有一存贮器，用以储存数据字元，此数据字可在读取周期内自存贮器内加以读取。此存贮器组件还包含有一奇偶校验位模拟器，其具有一奇偶校验位产生器，此奇偶校验位产生器可随着数据字的取出而在读取周期内产生一相关的奇偶校验位元。此存贮器组件也包含有一输入/输出端，用以输出所取出的资料字及在读取周期内所产生的奇偶校验位。
文档编号G11C29/00GK1118924SQ9410462
公开日1996年3月20日 申请日期1994年4月23日 优先权日1994年4月23日
发明者江奕宏 申请人:江奕宏