一种利用非易失性元器件的电阻特性实现片上信号延时的电路的利记博彩app
【专利摘要】本发明一种利用非易失性元器件的电阻特性实现片上信号延时的电路，提出了一种利用非易失性存储芯片(磁性随机存取存储器、自旋转移力矩磁性随机存取存储器、相变随机存取存储器、阻变式随机存取存储器等)中虚设单元内的非易失性元器件构建RC延时电路，这样既节省了芯片面积，降低了成本，又提高了存储芯片中虚设单元的利用率。它在非易失性存储器和非易失性逻辑领域里具有较好的实用价值和广阔应用前景。
【专利说明】—种利用非易失性元器件的电阻特性实现片上信号延时的电路
【技术领域】
[0001]本发明涉及一种利用非易失性元器件的电阻特性实现片上信号延时的电路。所述非易失性元器件包括任何利用可变电阻特性来表征所存储信息的元器件，比如磁性随机存取存储器的核心存储元器件、相变随机存取存储器的核心存储元器件、电阻式随机存取存储器的核心存储元器件等。属于非易失性存储器和非易失性逻辑领域。
【背景技术】
[0002]新型非易失性存储器，如磁性随机存取存储器(Magnetic Random AccessMemory, MRAM)、自旋转移力矩磁性随机存取存储器(Spin Transfer Torque MagneticRandom Access Memory, STT-MRAM)、相变随机存取存储器(Phase Change Random AccessMemory, PCRAM)和阻变式随机存取存储器(Resistive Random Access Memory, RRAM)等，都是利用它们各自核心存储元器件的可变电阻特性来实现数据存储的。这些核心存储元器件的电阻特性可以在高阻态(High Resistance, Rh)和低阻态(Low Resistance, Rl)之间切换，从而实现对二进制数据的存储，比如Rh表征数据“ I ”，Rl表征数据“0”，或反之亦可。换言之，这些核心存储元器件可以被看作是一个可变电阻Rx。
[0003]在几乎所有存储器芯片中，尤其是新型非易失性存储器芯片中，实际存储阵列(Memory Array)的四周都需要被至少一层的虚设单元(Dummy Cell, DC)所包围，如附图1所示。原则上，这些虚设单元同实际存储单元结构相同(I个Rx和I个晶体管Transistor串联的ITlR结构)，但是不用来进行数据存储。虚设单元存在的主要目的是为了保证所有实际存储单元在制造过程中的连续性，从而最大化保证所有实际存储单元的工艺和性能的稳定性，减弱实际存储阵列中最外围存储单元(即最上端存储单元、最下端存储单元、最左边存储单元、最右边存储单元)的边缘效应，使得每一个实际存储单元(尤其是最外围存储单元)的上、下、左、右都被结构相同的单元所包围。
[0004]在新型非易失性存储器芯片以及非易失性逻辑芯片中，需要广泛用到信号延时操作，以使整个电路可以按照规定好的时序正常工作。现有的在片上使信号产生延时的方法有使用RC延时电路，如附图2所示。输入信号通过RC延时电路后，输出信号OUT较输入信号IN产生了一个1^-1^的延时。延时的长短取决于RC的大小,一般而言，RC越大,延时越长。在1旲拟电路1旲块中，延时电路中的R在构建时一般米用集成电路制造工艺中现有的材料来实现，如多晶硅(Polysilicon)等。在数字电路模块中，延时电路一般采用将若干个子延时模块串联在一起的形式来实现，这些延时子模块可以是反相器等，如附图3所示。一般而言，串联的延时子模块数量越多，延时越长。无论是采用集成电路制造工艺中现有的材料来实现延时电路中的R，还是采用若干个子延时模块串联的方式，所占的片上面积都较大，这在一定程度上限制了芯片的集成密度，增加了制造成本。
【发明内容】
[0005]一、发明目的:
[0006]本发明一种利用非易失性元器件的电阻特性实现片上信号延时的电路，提出了一种利用非易失性存储芯片(磁性随机存取存储器、自旋转移力矩磁性随机存取存储器、相变随机存取存储器、阻变式随机存取存储器等)中虚设单元内的非易失性元器件构建RC延时电路的方法。这样既节省了芯片面积，降低了成本，又提高了存储芯片中虚设单元的利用率。
[0007]二、技术方案:
[0008]本发明的技术方案是利用新型非易失性存储芯片中虚设单元内的非易失性元器件的电阻特性来构建RC延时。这些非易失性元器件的电阻值Rx —般为其所对应的默认电阻值，比如&，按照需求，也可采用Rh来构建RC延时电路。
[0009]方案一:根据实际所需，将若干个(η个，η大于或等于I)虚设单元内的非易失性元器件Rx相互串联，然后同一个选定值的电容C构成所需的RC延时电路，如附图4a所示。这里的C可以是以任何形式构成的电容装置，比如由M0S(Metal Oxide Semiconductor)晶体管所构成，如附图5a所示。采用MOS晶体管构成电容C不额外占用芯片面积，这是因为非易失性元器件Rx在制造的过程中一般是通过Above-CMOS的后端工艺集成在MOS晶体管上方的。需要说明的是，这些串联的非易失性元器件Rx所在的虚设单元内的晶体管T始终是关闭的。在特定情况下，这些虚设单元内的晶体管T甚至是可以不存在的，取而代之的可以是在所有串联起来的非易失性元器件下面的一个由较大的MOS晶体管构成的电容装置，如附图5a所示。
[0010]方案二:通过将若干个(η个，η大于或等于I)经改动的虚设单元串联起来构建所需的延时操作，如附图6a所示。将虚设单元内的晶体管T的源极和漏极相连并接地，栅极接非易失性元器件Rx—端，这样就构成了一个1C1R(1个电阻R和I个电容C串联)的子RC延时电路。根据延时需要，将一定数量的子延时电路串联在一起实现延时操作。
[0011]上述两种方案可以通过加入开关电路等方法实现可编程的延时电路。
[0012]方案一的可编程延时电路如附图7所示，通过对相应的开关Switch(S)进行闭合或断开的控制来选择串联在一起的非易失性元器件Rx的数量，进而得到不同的延时效果。当i(l〈i〈n)个Rx串联时，需要闭合&至Sn)以及Scd至S。"的所有开关，其余的开关全部断开。比如当4个Rx串联时，则闭合Srt、Sr2、Sri以及Sci4至Sc^1)的所有开关，同时其它开关全部断开。当需要η个Rx串联时，需要闭合Srt至SHlri)的所有开关，同时断开Sca至Scin-D的所有开关；相反地，当只需要I个Rx时，需要闭合Sci^S-)的所有开关，同时断开Srl至
Sr (η—I) 的所有开关。
[0013]方案二的可编程延时电路如附图8所示，通过对相应的开关Switch(S)进行闭合或断开的控制来选择串联在一起的IClR子延时电路的数量，进而得到不同的延时效果。当需要η(η大于或等于I)个子延时电路串联时，需要闭合开*Sn，同时断开其它所有开关。比如当需要2个子延时电路串联时，需要闭合开关S2,同时断开Sp S3至Sn的所有开关。
[0014]三、优点及功效:
[0015]本发明一种利用非易失性元器件的电阻特性实现芯片上信号延时的电路，可以节省芯片面积，降低成本。除此之外，还可以提高存储芯片中虚设单元的利用率。也就是说，这些虚设单元不但可以保证连续性，减少实际存储阵列中最外围存储单元的边缘效应，还可以用来构建片上的信号延时操作。
【专利附图】
【附图说明】
[0016]图1为新型非易失性存储器阵列示意图。其中白色方框代表实际存储单元；阴影方框代表虚设单元。实际存储单元用来存储数据，虚设单元不进行数据存储。存储单元和虚设单元结构相同，都是I个非易失性元器件Rx和I个晶体管Transistor串联的ITlR结构。a、b、c为单元的3个端口。
[0017]图2为RC延时电路示意图，R代表电阻，C代表电容，IN代表输入端，OUT代表输出端，Gnd代表接地。信号经过RC延时电路后，在输出端OUT较之输入端IN产生了一个的延时。此延时的长短取决于RC的大小。
[0018]图3为若干反相器串联构成的延时电路示意图。信号经过若干级延时作用后，在输出端OUT较之输入端IN产生了一个tft。的延时。延时的长短取决于所串联的反相器的数量(η为大于等于2的偶数)。
[0019]图4a为将若干个(η个，η大于或等于I)虚设单元内的非易失性元器件Rx相互串联，然后同一个选定值的电容C构成所需的RC延时电路的示意图。Rx代表非易失性元器件，C代表电容(可以是以任何形式构成的电容装置)，IN代表输入端，OUT代表输出端，Gnd代表接地。
[0020]图4b为图4a的等效电路。R = n*Rx(η大于等于I)代表电阻，C代表电容(可以是以任何形式构成的电容装置)，IN代表输入端，OUT代表输出端，Gnd代表接地。
[0021]图5a为将若干个(η个，η大于或等于I)虚设单元内的非易失性元器件Rx相互串联，并用在所有串联起来的非易失性元器件下面的一个较大的MOS晶体管构成的电容组成的RC延时电路。Rx代表非易失性元器件，C代表由MOS晶体管构成的电容，IN代表输入端，OUT代表输出端，Gnd代表接地。
[0022]图5b为图5a的等效电路。R = n*Rx (η大于等于I)代表电阻，C代表由MOS晶体管构成的电容，IN代表输入端，OUT代表输出端，Gnd代表接地。
[0023]图6a为将经改动的IClR虚设单元串联起来构成延时电路的示意图。Rx代表非易失性元器件，C代表由MOS晶体管构成的电容，IN代表输入端，OUT代表输出端，Gnd代表接地。
[0024]图6b为图6a的等效电路。Rx代表非易失性元器件，C代表由MOS晶体管构成的电容，IN代表输入端，OUT代表输出端，Gnd代表接地。
[0025]图7为方案一的可编程延时电路示意图。Rx代表非易失性元器件，C代表电容(可以是以任何形式构成的电容装置)，IN代表输入端，OUT代表输出端，Gnd代表接地，S代表开关。
[0026]图8为方案二的可编程延时电路示意图。Rx代表非易失性元器件，C代表由MOS晶体管构成的电容，IN代表输入端，OUT代表输出端，Gnd代表接地，S代表开关。
【具体实施方式】
[0027]本发明一种利用非易失性元器件的电阻特性实现片上信号延时的电路，利用新型非易失性存储芯片(磁性随机存取存储器、自旋转移力矩磁性随机存取存储器、相变随机存取存储器、阻变式随机存取存储器等)中虚设单元内的非易失性元器件的电阻特性来构建延时电路。参照附图，进一步说明本发明的实质性特点。在此公开的详细的示例性实施例，其特定的结构细节和功能细节仅是描述特定实施例的目的，因此，可以以许多可选择的形式来实施本发明，且本发明不应该被理解为仅仅局限于在此提出的示例实施例，而是应该覆盖落入本发明范围内的所有变化、等效物和可替换物。另外，将不会详细描述或将省略本发明的众所周知的元器件与子电路，以免混淆本发明的实施例的相关细节。
[0028]图1为新型非易失性存储器阵列示意图。
[0029]新型非易失性存储器阵列由若干个单元按照矩阵的形式组织排列。这些单元主要分为两种类型:一种是用来进行数据存取的单元，比如实际存储单元和参考单元；另一种不用来进行数据存取，比如虚设单元。原则上讲，无论是实际存储单元、参考单元，还是虚设单元，它们都具有相同的单元结构(I个Rx和I个晶体管Transistor串联的ITlR结构)。虚设单元并不进行数据存取，它的作用主要是为了保证所有实际存储单元在制造过程中的连续性，从而最大化保证所有实际存储单元的工艺和性能的稳定性，进而减弱实际存储阵列中最外围存储单元(最上端存储单元、最下端存储单元、最左边存储单元、最右边存储单元)的边缘效应，使得每一个实际存储单元(尤其是最外围存储单元)的上、下、左、右都被结构相同的单元所包围。
[0030]图2为RC延时电路示意图。
[0031]在存储器芯片、新型非易失性存储器芯片以及非易失性逻辑芯片中，需要广泛用到信号延时操作，以使整个电路可以按照规定好的时序正常工作。现有的实现片上信号延时的方法有使用RC延时电路等。信号通过RC延时电路后，在输出端口 OUT的信号较之在输入端口 IN的信号产生了一个tftd的延时。延时的长短取决于RC的大小,一般而言，RC越大，延时越长。在模拟电路模块中，延时电路中的R在构建时一般采用集成电路制造工艺中现有的材料来实现，如多晶硅(Polysilicon)等。通常在模拟电路模块中，电阻R会占据一定的芯片面积。
[0032]图3为若干反相器串联构成的延时电路示意图。
[0033]在存储器芯片、新型非易失性存储器芯片以及非易失性逻辑芯片中，信号延时功能也广泛的采用将若干个子延时模块串联在一起的形式实现，比如在数字电路模块中。这些延时子模块可以是反相器等。串联的延时子模块数量越多，产生的延时越长。在有些情况下，需要几十个甚至上百个子延时模块(如果是反相器的话，必须为偶数个)串联在一起完成延时功能。此信号延时方法会占据一定的芯片面积。
[0034]新型非易失性存储器阵列中的虚设单元是实际存在的，且并不用于数据存储。通过利用这些虚设单元来构建片上延时电路，可以在一定程度上代替原有的延时方法，既可以节省芯片面积，降低成本，又可以提高虚设单元的利用率。
[0035]图4a、b为将若干个虚设单元内的非易失性元器件Rx串联后同一个电容C构成RC延时电路的不意图。
[0036]根据实际所需，将若干个(η个，η大于或等于I)虚设单元内的非易失性元器件Rx相互串联，然后同一个选定值的电容C构成所需的RC延时电路。这里的C可以是以任何形式构成的电容装置。在此种方式下，所有虚设单元内的晶体管T都是关闭的。比如，如果这些晶体管都是N型的话，所有栅极都接低电压(比如接地)。通过将这些虚设单元内的非易失性元器件Rx串联在一起，然后同电容C相连接，就构成了一个典型的RC延时电路。信号在通过此延时电路后，在输出端口 OUT的信号较之在输入端口 IN的信号产生了一个延时。延时的长短取决于所串联在一起的Rx的数量以及C的大小。
[0037]图5a、b为采用在所有串联的虚设单元内的非易失性元器件Rx下方的一个较大的MOS晶体管作为电容C构成RC延时电路的示意图。
[0038]因为非易失性元器件Rx在实际制造工艺中是集成在MOS晶体管上方的，所以并不占用额外的片上面积。基于此，可以利用一个较大的MOS晶体管构造为电容装置C，同其上方的串联起来的非易失性元器件Rx构成RC延时电路。【具体实施方式】为:将MOS晶体管的源极和漏极相连并接地，栅极同其上方的相互串联起来的非易失性元器件Rx的输出端OUT连接，就构成了一个RC延时电路。MOS晶体管的尺寸越大，等效电容C越大，反之就越小；串联在一起的Rx的数量越多，等效电阻R越大，反之就越小。信号在通过此延时电路后，在输出端口 OUT的信号较之在输入端口 IN的信号产生了一个延时。延时的长短取决于等效电阻R和等效电容C的大小。
[0039]图6a、b为将经改动的IClR虚设单元串联起来构成延时电路的示意图。
[0040]将虚设单元内的MOS晶体管的源极和漏极相连并接地，栅极同该虚设单元内的非易失性兀器件Rx的一端相连，就构成了一个IClR的RC延时电路。其中，R为非易失性兀器件Rx的电阻值，C为由该虚设单元内的MOS晶体管构成的等效电容大小。将这些经过结构改动的虚设单元串联起来，就构成了一个延时电路。每个IClR结构的虚设单元都可以被看作是一个子延时电路。信号在通过此延时电路后，在输出端口 OUT的信号较之在输入端口IN的信号产生了一个延时。延时的长短取决于所串联在一起的子延时电路的数量。串联在一起的数量越多，延时越长，反之越短。
[0041]如上所述方案所能实现的延时是相对固定和单一的。一般来说，按照实际所需的延时长短，首先确定需要的等效电阻值R以及等效电容值C，进而确定相对应的需要串联在一起的非易失性元器件Rx的数量，或者是相对应的需要串联在一起的经结构改动的虚设单元数量，以及构成等效电容C的MOS晶体管的尺寸等。当这些需要串联在一起的非易失性元器件Rx或者经结构改动的虚设单元的数量确定后，便只能完成某一特定的延时操作。
[0042]通过在如上所述的方案中加入开关电路等方法便可实现可编程的延时电路，使所构成的延时电路更具灵活性和可操作性。
[0043]图7为方案一的可编程延时电路示意图。
[0044]通过对相应的开关Switch(S)进行闭合或断开的控制来选择串联在一起的非易失性元器件Rx的数量，进而得到不同的延时效果。当i(l〈i〈n)个Rx串联时，需要闭合Srt至SHi_D以及Scd至Sc^1)的所有开关，同时断开其余所有的开关。比如当4个RX串联时，则闭合Sr1、Sr2、Sr3以及Se4至Sc^lri)的所有开关，同时其它开关全部断开。当需要η个Rx串联时，需要闭合SmMS+d的所有开关，同时断开SclMSc^1)的所有开关；相反地，当只需要I个Rx时，需要闭合Sca至Sc^1)的所有开关，同时断开Srt至SHlri)的所有开关。
[0045]图8为方案二的可编程延时电路示意图。
[0046]通过对相应的开关Switch(S)进行闭合或断开的控制来选择串联在一起的经改动的IClR结构的虚设单元(可看作是子延时电路)的数量，进而得到不同的延时效果。当需要n(n大于或等于I)个子延时电路串联时，需要闭合开关Sn，同时断开除了 Sn的其它所有开关。比如当需要2个子延时电路串联时，需要闭合开关S2,同时断开SpS3至Sn的所有开关。串联在一起的子延时电路数量越多，延时越长，反之越短。
【权利要求】
1.一种利用非易失性元器件的电阻特性实现片上信号延时的电路，其特征在于:它是利用非易失性存储芯片中虚设单元内的非易失性元器件的电阻特性来构建RC延时，方案有二: 方案一:根据实际所需，将η个，η大于或等于I虚设单元内的非易失性元器件Rx相互串联，然后同一个选定值的电容C构成所需的RC延时电路，这里的C是以任何形式构成的电容装置，采用MOS晶体管构成电容C不额外占用芯片面积，这是因为非易失性元器件&在制造的过程中是通过Above-CMOS的后端工艺集成在MOS晶体管上方的；这些串联的非易失性元器件Rx所在的虚设单元内的晶体管T始终是关闭的，在特定情况下，这些虚设单元内的晶体管T甚至是不存在，取而代之的是在所有串联起来的非易失性元器件下面的一个由较大的MOS晶体管构成的电容装置；通过对相应的开关Switch进行闭合或断开的控制来选择串联在一起的非易失性元器件Rx的数量，进而得到不同的延时效果；当i(l〈i〈n)个&串联时，需要闭合以及ScdMSc^1)的所有开关，其余的开关全部断开；当需要η个Rx串联时，需要闭合SrtSSHn_D的所有开关，同时断开Sca MS—)的所有开关；相反地，当只需要I个Rx时，需要闭合Sca至S。^)的所有开关，同时断开Srt至SHlri)的所有开关；方案二:通过将η个，η大于或等于I经改动的虚设单元串联起来构建所需的延时操作，将虚设单元内的晶体管T的源极和漏极相连并接地，栅极接非易失性元器件Rx —端，这样就构成了一个IClR即I个电阻R和I个电容C串联的子RC延时电路，根据延时需要，将预定数量的子延时电路串联在一起实现延时操作；通过对相应的开关Switch进行闭合或断开的控制来选择串联在一起的IClR子延时电路的数量，进而得到不同的延时效果；当需要η (η大于或等于I)个子延时电路串联时，需要闭合开关Sn，同时断开其它所有开关；上述两种方案通过加入开关电路方法实现可编程的延时电路。
【文档编号】G11C16/06GK104134457SQ201410341515
【公开日】2014年11月5日 申请日期:2014年7月17日 优先权日:2014年7月17日
【发明者】康旺, 郭玮, 赵巍胜, 张有光 申请人:北京航空航天大学