源极线浮置电路、包括其的存储器件和读取其数据的方法

源极线浮置电路、包括其的存储器件和读取其数据的方法
【专利摘要】源极线浮置电路包括多个浮置单元。所述浮置单元分别直接接收经解码的行地址信号或所述字线的电压作为浮置控制信号。响应于行地址信号选择性地激活经解码的行地址信号。所述浮置单元在读操作中响应于所述浮置控制信号控制源极线与源电压之间的电连接。还描述了相关的器件和方法。
【专利说明】源极线浮置电路、包括其的存储器件和读取其数据的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2013年3月13日提交的韩国专利申请第10-2013-0026945号的优先权,其全部内容通过引用并入此处。

【技术领域】
[0003]示例实施例通常涉及半导体集成电路，并且更加具体来说，涉及存储器件和电路，以及读取存储器件中的数据的方法。

【背景技术】
[0004]半导体存储器件包括以多个行和多个列的矩阵形式排列的多个存储单元。在非易失性存储器件中，存储单元耦接在多个源极线与多个位线之间。每个位线耦接到由各自的字线选择的存储单元。在读操作中，在公共稱接到相同位线的存储单元当中选择一个存储单元，并且感测电流经由选定存储单元从位线流到源极线，其中感测电流取决于状态，也就是说，选定存储单元的存储数据。可以基于感测电流或者由于感测电流而造成的电压改变来读出存储数据。在这些读操作中，位线电压可能受到由耦接到相同位线的未选择的存储单元而造成的漏电流的影响，并且因此可能降低读操作或者读数据的可靠性。


【发明内容】

[0005]本发明构思的至少一个示例实施例提供一种源极线浮置电路，其能够通过降低由于未选择的存储单元造成的漏电流来增强读操作的可靠性。
[0006]本发明构思的至少一个示例实施例提供一种能够使用源极线浮置电路增强读操作的可靠性的存储器件。
[0007]本发明构思的至少一个示例实施例提供一种读取存储器件中的数据的方法，其能够通过降低由于未选择的存储单元造成的漏电流来增强读数据的可靠性。
[0008]根据示例实施例，存储器件包括存储单元阵列、行选择电路和源极线浮置电路。
[0009]所述存储单元阵列包括以多个行和多个列的矩阵形式排列的多个存储单元。所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间。所述存储单元被沿行方向延伸的多个字线逐行选择。
[0010]所述行选择电路生成响应于行地址信号被选择性地激活的多个经解码的行地址信号，并且响应于经解码的行地址信号使能字线当中的一个选定字线。
[0011]所述源极线浮置电路在读操作中将源极线的一个选定源极线连接到源电压，并且被配置为将除了所述一个选定源极线之外的未选择的源极线从源电压断开连接以将未选择的源极线浮置，其中所述一个选定源极线耦接到被耦接到所述一个选定字线的存储单
J Li ο
[0012]所述源极线浮置电路可以包括分别直接接收经解码的行地址信号或者所述字线的电压作为浮置控制信号的多个浮置单元，并且所述浮置单元可以响应于所述浮置控制信号控制所述源极线与所述源电压之间的电连接。
[0013]源极线中的每一个可以耦接到一行的存储单元。
[0014]浮置单元中的每一个可以包括耦接在相应源极线和所述源电压之间的开关元件，并且所述开关元件可以响应于与所述一行相应的浮置控制信号执行开关操作。
[0015]所述源极线中的每一个可以共同耦接到一个偶数编号行的存储单元和与所述偶数编号行相邻的一个奇数编号行的存储单元。
[0016]浮置单元中的每一个都可以包括或(OR)门和开关元件NT。或门可以对与所述偶数编号行和所述奇数编号行相应的两个浮置控制信号执行或逻辑操作。所述开关元件可以耦接在相应源极线和所述源电压之间，所述开关元件可以响应于或门的输出执行开关操作。
[0017]所述存储器件还可以包括被配置为取决于操作模式将高电压施加到所述源极线的多个源极线驱动单元。源极线驱动单元中的每一个可以包括下拉晶体管和上拉晶体管。所述下拉晶体管可以耦接在源电压与相应源极线之间，而且下拉晶体管的栅极可以接收驱动信号。所述上拉晶体管可以耦接在高电压与相应源极线之间，而且上拉晶体管的栅极可以接收反相的驱动信号。
[0018]浮置单元中的每一个可以包括开关元件，其与所述下拉晶体管串联耦接在相应源极线与源电压之间。
[0019]上拉晶体管和下拉晶体管可以用具有相对较高耐电压的高电压晶体管实现，并且开关元件可以用具有相对较低耐电压的低电压晶体管实现。
[0020]源极线中的每一个可以耦接到一行的存储单元，所述开关元件可以用响应于与所述一行相应的浮置控制信号而导通的低电压晶体管实现。
[0021]所述源极线中的每一个可以共同耦接到一个偶数编号行的存储单元和与所述偶数编号行相邻的一个奇数编号行的存储单元。浮置单元中的每一个还可以包括被配置为对与偶数编号行和奇数编号行相应的两个浮置控制信号执行或逻辑操作的或门，所述开关元件可以用响应于或门的输出导通的低电压晶体管实现。
[0022]存储单元中的每一个可以包括耦接在相应位线和相应源极线之间的快闪单元晶体管，并且所述快闪单元晶体管的控制栅极可以耦接到相应字线。
[0023]存储单元中的每一个都可以包括开关晶体管和快闪单元晶体管。所述开关晶体管可以耦接在相应位线和相应源极线之间，所述开关晶体管的栅极可以耦接到相应字线。所述快闪单元晶体管可以与所述开关晶体管串联耦接在相应位线和相应源极线之间，并且所述快闪单元晶体管的控制栅极可以耦接到多个控制线的相应控制线。
[0024]在读操作中，读电压可以施加于所有控制线，字线使能电压可以施加于一个选定字线，并且字线禁用电压可以施加于未选择的字线。字线使能电压可以低于读电压，并且字线禁用电压可以低于字线使能电压。
[0025]存储单元中的每一个都可以包括开关晶体管和电阻性元件。所述开关晶体管可以耦接在相应位线和相应源极线之间，并且所述开关晶体管的栅极可以耦接到相应字线。所述电阻性元件可以与所述开关晶体管串联耦接在相应位线与相应源极线之间。
[0026]所述存储单元阵列可以包括相变随机存取存储(PRAM)单元、电阻性随机存取存储(RRAM)单元或磁阻性随机存取存储(MRAM)单元。
[0027]所述存储单元阵列可以包括自旋转移力矩磁阻性随机存取存储(STT-MRAM)单元。
[0028]所述存储器件可以是与至少一个处理器集成在单个芯片中的嵌入式非易失性存储器件。
[0029]根据示例实施例，提供一种读取存储器件中数据的方法。所述存储器件包括其中多个存储单元以多个行和列的矩阵形式排列的存储单元阵列，所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间，并且所述存储单元被配置为由沿行方向延伸的多个字线逐行选择。所述方法包括:生成响应于行地址信号选择性地被激活的多个经解码的行地址信号；响应于经解码的行地址信号使能所述字线当中的一个选定字线；接收经解码的行地址信号或所述字线的电压作为浮置控制信号；以及响应于读操作中的浮置控制信号，将源极线的一个选定源极线连接到源电压，并且将所述一个选定源极线之外的未选择的源极线从源电压断开连接以将未选择的源极线浮置，所述一个选定源极线耦接到被耦接到所述一个选定字线的存储单元。
[0030]所述源极线中的每一个可以耦接到一行的存储单元，并且所述源极线中的每一个在读操作中可以响应于浮置控制信号的一个浮置控制信号被浮置。
[0031]所述源极线中的每一个可以共同耦接到一个偶数编号行的存储单元和与所述偶数编号行相邻的一个奇数编号行的存储单元，并且所述源极线中的每一个可以在读操作中响应于所述浮置控制信号的两个浮置控制信号被浮置。
[0032]所述方法还可以包括使用耦接在所述高电压和所述源电压之间的多个源极线驱动单元，取决于操作模式将高电压施加于所述源极线。所述源极线驱动单元中的每一个可以响应于相应浮置控制信号连接到源电压或从源电压断开连接。
[0033]所述存储器件可以是包括闪存单元、相变随机存取存储(PRMA)单元、电阻性随机存取存储(RRAM)单元或磁阻性随机存取存储(MRAM)单元的非易失性存储器件。
[0034]根据示例实施例，提供一种源极线浮置电路，其包括在存储器件中，存储器件包括其中多个存储单元以多个行和列的矩阵形式排列的存储单元阵列，所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间，所述存储单元被配置为由沿行方向延伸的多个字线逐行选择。所述源极线浮置电路包括分别直接接收经解码的行地址信号或者所述字线的电压作为浮置控制信号的多个浮置单元，所述经解码的行地址信号响应于行地址信号选择性地被激活，所述浮置单元被配置为在读操作中响应于浮置控制信号控制所述源极线与所述源电压之间的电连接。
[0035]浮置单元中的每一个可以直接耦接在所述源电压和相应源极线之间。
[0036]浮置单元中的每一个可以直接耦接在所述源电压和被配置为驱动相应源极线的源极线驱动单元之间。

【专利附图】

【附图说明】
[0037]从以下结合附图的详细说明中将更加清楚地理解本发明构思的示例实施例。
[0038]图1是示出根据发明构思的示例实施例的存储器件的框图。
[0039]图2是示出根据本发明构思的示例实施例的包括源极线浮置电路的存储器件的电路图。
[0040]图3是示出根据本发明构思的另一示例实施例的包括源极线浮置电路的存储器件的电路图。
[0041]图4是示出根据本发明构思的示例实施例的、读取存储器件中的数据的存储器的流程图。
[0042]图5和图6是示出包括在图1中的存储单元阵列中的闪存单元的示例的图。
[0043]图7和图8是用于描述根据本发明构思的示例实施例的降低漏电流的图。
[0044]图9是示出包括在图1中的存储单元阵列中的电阻性存储单元的示例的图。
[0045]图10是示出图9的电阻性存储单元中的单极电阻性元件的示例的图。
[0046]图11是示出图9的电阻性存储单元中的双极电阻性元件的示例的图。
[0047]图12是示出包括在图1中的存储单元阵列中的自旋转移力矩磁阻性随机存取存储(spin transfer torque magneto-resistive random access memory, STT-MRAM)单兀的示例的图。
[0048]图13和图14是示出取决于写数据的磁隧道结(magnetic tunnel junct1n,MTJ)元件的磁化方向的图。
[0049]图15至图19是示出STT-MRAM单元中的MTJ元件的示例的图。
[0050]图20是示出图1的存储器件中的存储单元阵列的示例的图。
[0051]图21是示出图20的存储单元阵列中的闪存单元的示例的图。
[0052]图22是示出图1的存储器件中的存储单元阵列的示例的图。
[0053]图23和图24是示出图22的存储单元阵列中的存储单元的示例的图。
[0054]图25是示出根据本发明构思的示例实施例的源极线浮置电路的图。
[0055]图26是示出根据本发明构思的示例实施例的源极线驱动电路和源极线浮置电路的图。
[0056]图27和图28是示出图26的电路中的源极线驱动单元和源极线浮置单元的示例的电路图。
[0057]图29是示出用于生成提供给源极线驱动电路的驱动信号的电路的示例的电路图。
[0058]图30是示出图1的存储器件中的存储单元阵列的示例的图。
[0059]图31是示出图30的存储单元阵列中的闪存单元的示例的图。
[0060]图32是用于描述在根据本发明构思的示例实施例的存储器件中的读操作的图。
[0061]图33是示出根据本发明构思的示例实施例的移动系统的框图。
[0062]图34和图35是示出根据本发明构思的示例实施例的计算系统的框图。

【具体实施方式】
[0063]将参考附图更加充分地描述各种示例实施例，附图中示出部分示例实施例。然而，本发明构思可以以许多不同形式具体实现而且不应当将本发明构思释为限制为这里阐述的示例实施例。而是，提供这些示例实施例以使得本公开全面彻底并且将本发明构思的范围充分地传达给本领域技术人员。在附图中，为了清楚起见，可能夸大层和区域的大小和相对大小。贯穿全文，相同标记指代同样的元素。
[0064]应当理解，尽管这里可以使用术语第一、第二、第三等等用于描述各种元素，但是这些元素不应当受限于这些术语。这些术语用来将一个元素与其它元素区分开。因此，下面讨论的第一元件能够用术语第二元件而不脱离本发明构思的教导。如这里所使用的那样，术语“和/或”包括一个或多个相关联所列项的任一个或者它们的所有组合。
[0065]应当理解，当元件称为是“连接”或者“耦接”到另一元件时，其可以直接连接或者耦接到另一个元件或者可以存在居间元件。相反，当元件称为是“直接连接”或者“直接耦接”至另一元件时，不存在居间元件。其它用于描述元件之间关系的词应当以类似方式解释(例如，〃在...之间〃对“直接在...之间”，〃相邻〃对〃直接相邻〃等等)。
[0066]这里使用的术语仅用于描述特定示例实施例的目的，而不在于限制本发明构思。如这里所使用的那样，单数形式“一”、“一个”和“该”是用来也包括复数形式，除非上下文清楚地表示不是如此。还将理解，术语“包括”和/或“包含”当在这里使用时指定所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件或其群组的存在或添加。
[0067]除非另外定义，否则这里使用的全部术语(包括技术术语和科学术语)都具有本发明构思所属领域的普通技术人员所通常理解的相同意义。还将理解，诸如通常使用的词典中定义的那些术语的术语应当被解释为具有与它们在相关技术中的意义一致的意义，并且除非这里明确定义如此，否则不应当解释为理想化的或者过于形式的意义。
[0068]图1是示出根据发明构思的示例实施例的存储器件的框图。
[0069]参考图1，存储器件1000可以包括存储单元阵列100、行选择电路(RSEL) 200、列选择电路(CSEL) 300、源极线浮置电路(SLF) 400和电压控制电路(VCON) 500。
[0070]存储单元阵列100包括以多个行和多个列的矩阵形式排列的多个存储单元MC。存储单元MC耦接在沿行方向X延伸的多个源极线SLl?SLm与沿列方向Y延伸的多个位线BLl?BLn之间。存储单元MC被沿行方向X延伸的多个字线WLl?WLm逐行选择。
[0071]行选择电路200生成多个经解码的行地址信号，它们将响应于行地址信号RADD被选择性地激活，并且行选择电路200还响应于经解码的行地址信号使能字线WLl?WLm当中的一个选定字线。如参考图2和图3所描述的那样，行选择电路200可以包括行解码器、字线驱动电路等等。
[0072]在读操作中，源极线浮置电路400将源极线SLl?SLm的一个选定源极线连接到源电压，将除了所述一个选定源极线之外的未选择的源极线从源电压断开连接以将未选择的源极线浮置，其中所述一个选定源极线耦接到被耦接至所述一个选定字线的存储单元。在下文中，所述源电压假定为地电压，但是所述源电压可以取决于存储器件1000的结构不同地确定。源极线浮置电路400可以利用通过源极线的这种选择性浮置来降低漏电流，以增强读操作的可靠性。
[0073]列选择电路300响应于列地址信号CADD选择位线BLl?BLn其中之一。列选择电路300可以包括列解码器、门电路等等。
[0074]图1示出存储单元阵列100的非限制结构，其中为了图解方便起见，一个源极线耦接到与一行相应的存储单元MC，并且本发明构思的选择性浮置不局限于图1的结构。例如，源极线浮置电路可以应用于这样的结构:其中，源极线中的每一个共同耦接到一个偶数编号行的存储单元和与所述偶数编号行相令的一个奇数编号行的存储单元，如图22中所示。
[0075]在部分示例实施例中，存储单元还可以耦接到沿行方向延伸的多个控制线，如图20和图30中所示。而且，存储单元还可以耦接到沿行方向延伸的多个擦除线，如图32中所/Jn ο
[0076]电压控制电路500可以被配置为根据操作模式提供各种电压，操作模式诸如读操作、写操作、擦除操作等等。具体来说，电压控制电路500可以包括如图26所示的源极线驱动电路510和如图29中所示的驱动信号生成电路520。
[0077]图2是示出根据本发明构思的示例实施例的包括源极线浮置电路的存储器件的电路图。
[0078]参考图2，存储器件1001可以包括字线驱动电路210、行解码器(XDEC) 220、源极线浮置电路401和存储单元阵列100。字线驱动电路210和行解码器220可以包括在图1中的行选择电路200中。图1的部分组件在图2中略去，并且可以略去重复的描述。
[0079]行解码器220可以基于行地址信号RADD生成多个经解码行地址信号DRAl?DRAm,以使得可以选择性地仅激活与行地址信号RADD相应的一个经解码的行地址信号。字线驱动电路210可以响应于经解码的行地址信号DRA1、DRA2和DRAm使能字线WL1、WL2和WLm当中的一个选定字线。字线驱动电路210可以包括多个驱动单元211、212和213，并且驱动单元211、212和213中的每一个都可以响应于经解码的行地址信号DRA1、DRA2和DRAm中的每一个来驱动每个字线。
[0080]源极线浮置电路401可以包括与源极线SL1、SL2和SLm的数目相应的多个浮置单元411,412和413。浮置单元411,412和413可以直接接收字线WLUWL2和WLm的电压VffLU VffL2和VWLm作为浮置控制信号FC1、FC2和FCm以控制源极线SLl、SL2和SLm与诸如地电压VGND这样的源电压之间的电连接。
[0081]当源极线SLl、SL2和SLm中的每一个耦接到一行的存储单元时，如图1和图2中所示，浮置单元411、412和413中的每一个可以包括耦接在相应源极线与源电压VGND之间的开关元件NT。例如，开关元件可以用N型金属氧化物半导体(NMOS)晶体管实现。开关元件NT响应于与所述一行相应的浮置控制信号FC1、FC2或者FCm执行开关操作。
[0082]例如，当行地址信号RADD相应于第二字线WL2时，仅第二经解码行地址信号DRA2在逻辑高电平被激活，而其它经解码行地址信号DRAl和DRAm在逻辑低电平被禁止。字线驱动电路210中的驱动单元211、212和213当中，仅第二驱动单元212响应于激活的第二经解码行地址信号DRA2输出字线使能电压(例如，1.1V)，其它驱动单元211和213响应于禁止的经解码行地址信号DRAl和DRAm输出字线禁用电压(例如，0V)。因此，仅第二浮置单元412中的开关元件NT被导通以将第二源极线SL2连接到源电压VGND，而其它源极线SLl和SLm从源电压VGND断开连接以被浮置。
[0083]图3是示出根据本发明构思的另一示例实施例的包括源极线浮置电路的存储器件的电路图。
[0084]参考图3，存储器件1002可以包括字线驱动电路210、行解码器(XDEO220、源极线浮置电路402和存储单元阵列100。图3的存储器件1002除了源极线浮置电路402之外，类似于图2的存储器件1001，并且可以略去重复的描述。
[0085]源极线浮置电路402可以包括与源极线SL1、SL2和SLm的数目相应的多个浮置单元411、412和413。浮置单元411、412和413可以直接接收经解码的行地址信号DRAl、DRA2和DRAm作为浮置控制信号FC1、FC2和FCm以控制源极线SL1、SL2和SLm与源电压之间的电连接。
[0086]当源极线SLl、SL3和SLm中的每一个耦接到一行的存储单元时，如图1和图3中所示，浮置单元411、413和413中的每一个可以包括耦接在相应源极线与源电压VGND之间的开关元件NT。例如，开关元件可以用NMOS晶体管实现。开关元件NT响应于与所述一行相应的浮置控制信号FC1、FC2或者FCm执行开关操作。
[0087]例如，当行地址信号RADD相应于第二字线WL2时，仅第二经解码行地址信号DRA2在逻辑高电平被激活，而其它经解码行地址信号DRAl和DRAm在逻辑低电平被禁止。因此，仅第二浮置单元412中的开关元件NT被导通以将第二源极线SL2连接到源电压VGND，并且其它源极线SLl和SLm从源电压VGND断开连接以被浮置。
[0088]如参考图2和图3所描述的那样，根据本发明构思的示例实施例的源极线浮置电路401和402可以直接接收经解码的行地址信号DRAl?DRAm或者字线电压VWLl?VWLm作为浮置控制信号FCl?FCm。源极线浮置电路401和402可以响应于浮置控制信号FCl?FCm,分别控制源极线SLl?SLm电连接到源电压VGND。通过这样的源极线的选择性浮置降低经过未选择的存储单元的漏电流，可以增强读操作的可靠性。
[0089]生成经解码的行地址信号DRAl?DRAm并且基于经解码的行地址信号DRAl?DRAm选择性使能字线WLl?WLm是执行读操作不可避免需要的。源极线浮置电路401和402可以执行选择性浮置源极线SLl?SLm而无需额外的解码过程，并且因此可以增强读操作的可靠性而不降低读速度。
[0090]图4是示出根据本发明构思的示例实施例的、读取存储器件中的数据的存储器的流程图。
[0091]参考图1至图4，行选择电路200中的行解码器220可以生成多个经解码的行地址信号DRA1、DRA2和DRAm，它们响应于行地址信号RADD被选择性地激活(S100)。经解码的行地址信号DRAl、DRA2和DRAm的数目可以相应于字线WLl、WL2和WLm的数目。经解码的行地址信号DRAl、DRA2和DRAm当中，与行地址信号RADD相应的一个经解码的行地址信号可以在第一逻辑电平处(例如，逻辑高电平)被激活，其它经解码的行地址信号可以在第二逻辑电平(例如，逻辑低电平)处被禁止。
[0092]字线驱动电路210可以响应于经解码的行地址信号DRAl?DRAm使能字线WL1、WL2和WLm当中的一个选定字线(S200)。字线驱动电路210可以包括多个驱动单元211、212和213，并且驱动单元211、212和213中的每一个都可以响应于经解码的行地址信号DRA1、DRA2和DRAm中的每一个来驱动每个字线。字线驱动电路210中的驱动单元211、212和213当中，字线使能电压(例如，1.1V)可以被施加于与激活的经解码行地址信号相应的所述一个选定字线，而字线禁用电压(例如，0V)可以施加于其它字线。
[0093]源极线浮置电路400可以接收经解码的行地址信号DRAl、DRA2和DRAm或者字线电压VWL1、VWL2和VWLm作为浮置控制信号FC1、FC2和FCm (S300)。源极线浮置电路401可以接收经解码的行地址信号DRA1、DRA2作为浮置控制信号FC1、FC2和FCm，如图2中所示，或者源极线浮置电路402可以接收字线电压VWLl、VWL2和VWLm作为浮置控制信号FCl、FC2和FCm，如图3中所示。
[0094]响应于读操作中的浮置控制信号FCl、FC2和FCm，源极线浮置电路400可以将源极线SL1、SL2和SL3的一个选定源极线连接到源电压VGND并且将除了所述一个选定源极线之外的未选择源极线从源电压VGND断开连接以将未选择的源极线浮置(S400)。例如，源电压VGND可以具有OV电平，或者除了 OV之外的预定电平。
[0095]为此，通过将未选择的源极线浮置，可以降低经过耦接到未选择的源极线的未选择的存储单元的漏电流。
[0096]图5和图6是示出包括在图1中的存储单元阵列中的闪存单元的示例的图。
[0097]图1中的存储单元阵列100中的每个存储单元MC可以是闪存单元601，如图5和图6中所示。闪存单元601可以包括耦接在相应位线BLj和相应源极线SLi之间的快闪单元晶体管FCT。快闪单元晶体管FCT的栅极CG可以耦接到相应字线WLi。图5示出快闪单元晶体管FCT的示例结构的剖视图，图6示出快闪单元晶体管FCT的等效电路。
[0098]为了形成快闪单元晶体管FCT，源极区域S和漏极区域D可以形成在半导体衬底的上部，并且浮置栅极FG和控制栅极CG可以堆叠在源极区域S与漏极区域D之间的衬底上。诸如氧化层/氮化层/氧化层(oxide/nitride/oxide,0N0)层之类的介电层可以形成在浮置栅极FG与控制栅极CG之间，并且隧道氧化物层可以形成在浮置栅极CG与衬底的上表面之间。源极区域S、控制栅极CG和漏极区域D可以分别使用垂直触点VC1、VC2和VC3电连接到源极线SL1、字线WLi和位线BLj。沿列方向延伸的位线(BLj)可以形成在与沿行方向延伸的源极线SLi和字线WLi不同的金属层中。可以通过控制施加于源极线SL1、字线WLi和位线BLj的电压来执行闪存单元601的读操作、写操作和擦除操作。
[0099]图7和图8是用于描述根据本发明构思的示例实施例的降低漏电流的图。
[0100]参考图7和图8，位线BLj用预充电电压Vpre预充电。在页打开操作的情况下，可以相对于多个位线同时执行读操作。在位线BLj被预充电之后，读电压Vread被施加于选定字线WL2，而截至电压Voff被施加于未选择的字线WLl、WL3和WLm。读电压Vread具有这样的电压电平:使得具有相对较高阈值电压的导通单元(on-cell)可以被导通，而具有相对较低阈值电压的截止单元(off-celI)可以被截止。截止电压Voff具有使得导通单元和截止单元都可以被截止的电压电平。
[0101]漏电流Ik可以流经未选择的存储单元，即使截止电压Voff被施加于未选择的字线WL1、WL3和WLm以使得未选择的存储单元截止也是如此。大量存储单元被耦接到一个位线BLj，因此即使经过一个存储单元的每个漏电流Ik都足够小到几nA (纳安)，漏电流Ik的总和也可以增加到几μ A (微安)。漏电流随着操作温度升高而升高，因此确定选定存储单元是导通单元还是截止单元的可靠性，也就是说，读数据的可靠性可能降低，特别在高温下。
[0102]图8示出根据本发明构思的示例实施例的、当选定的存储单元是导通单元时的第一位线电压Con、当选定的存储单元是截止单元并且所有源极线SL1、SL2、SL3和SLm都连接到源电压时的第二位线电压Coffl、以及当选定的存储单元是截止单元并且仅选定的源极线SL2连接到源电压而未选择的源极线SL1、SL3和SLm被浮置时的第三位线电压Coff2。如图8中所示，通过选择性浮置源极线降低漏电流Ik，读感测容限(margin) SM2与传统读感测容限SMl相比较可以增加。
[0103]图9是示出包括在图1中的存储单元阵列中的电阻性存储单元的示例的图。
[0104]参考图9，电阻性存储单元602可以包括电阻性元件RE和开关晶体管ST，它们串联耦接在相应位线BLj与相应源极线SLi之间。开关晶体管ST的栅极耦接到相应字线WLi。
[0105]图9的电阻性存储单元602可以通过控制施加于位线BLj和源极线CLi的电压来确定电阻性元件RE的电阻分布。当电阻性元件RE是双极型以及单极型时可以采用图9的电阻性存储单元602的结构。
[0106]当电阻性元件RE是单极型时，可以通过施加的电压的幅度控制电阻性元件RE的阻抗值。当电阻性元件RE是双极型时，可以通过施加的电压的方向(也即极性)以及施加的电压的幅度控制电阻性元件RE的阻抗值。可以通过将电压施加到位线BLj和源极线SLi执行写操作，由此控制电阻性元件RE的两端之间的电压差或者控制流经电阻性元件RE的电流。
[0107]图10是示出图9的电阻性存储单元中的单极电阻性元件的示例的图。
[0108]参考图10，电阻性元件REl可以包括第一电极E1、第二电极E2和电极El与E2之间的电阻性材料。电极El和E2可以用诸如钽(Ta)、钼(Pt))、等等之类的金属形成。电阻性材料可以包括诸如氧化钴之类的过渡金属氧化物(VR)或者诸如锗锑碲(GST)等等之类的相变材料。取决于加热时间和/或加热温度相变材料可以是非晶状态或者结晶状态，因此相变材料可以根据相位改变而改变其阻抗。
[0109]使用相变材料的PRAM、使用具有可变阻抗材料的RRAM以及使用铁磁材料的MRAM可以彼此相区别，并且它们可以集中称作电阻性存储器。根据本发明构思的示例实施例使用选择性浮置源极线的方法和器件可以应用于包括PRAM、RRAM和MRAM的各种电阻性存储器。
[0110]图11是示出图9的电阻性存储单元中的双极电阻性元件的示例的图。
[0111]参考图11，电阻性元件RE2可以包括第一电极E1、第二电极E2、电极EI与E2之间的非欧姆材料(NOM)和电阻性材料(RM)。在这种情况下，可以通过施加反向电压到电极El和E2来对导通状态和截止状态编程或者写入存储单元中。换句话说，可以根据施加的电压的极性确定导通状态和截止状态。
[0112]图12是示出包括在图1中的存储单元阵列中的自旋转移力矩磁阻性随机存取存储(spin transfer torque magneto-resistive random access memory, STT-MRAM)单兀的示例的图。
[0113]参考图12，STT-MRAM单元可以包括磁隧道结(MTJ)元件和单元晶体管ST。单元晶体管ST的栅极耦接到相应字线WLi，单元晶体管ST的第一电极经由MTJ元件耦接到相应位线BLj，单元晶体管ST的第二电极耦接到相应源极线SLi。
[0114]MTJ元件可以包括被钉扎层13、自由层11和在两个层11和13之间的阻挡层12。根据写入的数据，被钉扎层13的磁化方向是固定的但是自由层11的磁化方向可以在与被钉扎层13的磁化方向相同方向或者相反方向之间变化。在一个不例实施例中，反铁磁层还可以包括在MTJ元件中以强制被钉扎层13的磁化方向。
[0115]例如，为了执行STT-MRAM单元的写操作，高电平电压被施加于字线WLi以导通单元晶体管ST，并且写电流被施加以在位线BLj与源极线SLi之间流动。
[0116]例如，为了执行STT-MRAM单元的读操作，高电平电压被施加于字线WLi以导通单元晶体管ST，读电流被施加以从位线BLj流到源极线SLi，并且阻抗值被测量以确定存储在MTJ元件中的数据。
[0117]图13和图14是示出取决于写数据的磁隧道结(magnetic tunnel junct1n,MTJ)的磁化方向的图。
[0118]MTJ元件的阻抗值可以根据自由层11的磁化方向而改变。当读电流I (A)被施加于MTJ元件时，将输出取决于MTJ元件的阻抗值的数据电压。读电流I (A)的幅度远小于写电流的幅度，因此自由层的磁化方向将不因为读电流I (A)而改变。
[0119]参考图13，自由层11的磁化方向可以平行于被钉扎层13的磁化方向布置。在这种情况下，MTJ元件具有相对较小的阻抗值并且通过施加读电流I (A)可以读出数据‘O’。
[0120]参考图14，自由层11的磁化方向可以与被钉扎层13的磁化方向相反布置。在这种情况下，MTJ元件具有相对较大的阻抗值并且通过施加读电流I (A)可以读出数据‘I’。
[0121]在这样的读操作中，由于通过耦接到未选择的字线和未选择的源极线的存储单元的漏电流而可能降低读数据的可靠性。根据本发明构思的示例实施例，通过选择性浮置源极线可以降低漏电流并且由此可以提高读操作的可靠性。
[0122]图15至图19是示出STT-MRAM单元中的MTJ元件的示例的图。
[0123]图15和图16示出与施加的电流的方向垂直于易磁化轴的情况相应的、具有水平磁化的MTJ元件的示例。
[0124]参考图15，MTJ元件20可以包括自由层21、阻挡层22、被钉扎层23和钉扎层24。
[0125]自由层21可以包括具有可变磁化方向的材料。自由层21的磁化方向可以取决于内部和/或外部电因素和/或磁因素而变化。自由层21可以用包括钴(Co)、铁(Fe)和镍(Ni)至少其中之一的铁磁材料实现。例如，自由层21可以包括FeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、EuO和Y3Fe5012至少其中之一。
[0126]阻挡层22可以具有比自旋扩散距离短的宽度(spin diffus1n distance)。阻挡层22可以用非磁材料实现。例如，阻挡层22可以包括Mg、T1、Al、MgZn或者MgB的氧化物和Ti或者V的氮化物至少其中之一。
[0127]被钉扎层23可以具有通过钉扎层24固定的磁化方向。被钉扎层23可以利用铁磁材料实现。例如，被钉扎层23可以包括FeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb, Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、EuO 和 Y3Fe5012 至少其中之一。
[0128]钉扎层24可以用反铁磁材料实现。例如，钉扎层24可以包括PtMn、IrMn、MnO、MnS, MnTe、MnF2、FeC12、FeO、CoC12、CoO、NiC12、N1 和 Cr 至少其中之一。
[0129]当自由层和被钉扎层用铁磁材料实现时，在铁磁材料的边缘部分可以生成杂散场(stray field)。杂散场可以降低自由层中的磁阻或者增加阻磁性，由此导致不对称的开关。因此，MTJ元件可能需要用于降低或者控制由于铁磁材料造成的杂散场的结构。
[0130]参考图16，MTJ元件30中的固定层33可以利用合成反铁磁(SAF)实现。固定层33可以包括被钉扎层33_1、阻挡层33_2和钉扎层33_3。被钉扎层33_1和钉扎层33_3中的每一个可以包括 CoFeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、Eu0 和 Y3Fe5012 至少其中之一。被钉扎层 33_1和钉扎层33_3的磁化方向可以彼此不同，并且被钉扎层33_1和钉扎层33_3的磁化方向可以分别是固定的。阻挡层33_2可以包括Ru。
[0131]图17示出相应于施加的电流平行于易磁化轴的情况的、具有垂直磁化的MTJ元件的示例。
[0132]参考图17，MTJ元件40包括自由层41、阻挡层42和被钉扎层43。当自由层41的磁化方向平行于被钉扎层43的磁化方向时MTJ元件40具有相对较小的阻抗，而当自由层41的磁化方向与被钉扎层43的磁化方向相反时MTJ元件40具有相对较大的阻抗。所述数据可以存储为阻抗值。
[0133]例如，为了实现具有垂直磁化的MTJ元件40，自由层41和被钉扎层43可以利用具有较高磁各向异性能量的材料实现，诸如非晶稀土元素的合金、像(Co/Pt)n和(Fe/Pt)n这样的多层薄膜、具有LlO结晶结构的超晶材料。自由层41可以是包括Fe、Co、N1、Pa和Pt至少其中之一的有序合金。例如，自由层41可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金和Co-N1-Pt合金至少其中之一。量子化学上，这样的合金可以是 Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或者 Co30Ni20Pt50。
[0134]被钉扎层43可以是包括Fe、Co、N1、Pa和Pt至少其中之一的有序合金。例如，被钉扎层43可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金和Co-N1-Pt合金至少其中之一。量子化学上，这样的合金可以是Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50 或者 Co30Ni20Pt50。
[0135]图18和图19示出具有两个被钉扎层和两个阻挡层以自由层为中心的结构的双MTJ元件的示例。
[0136]参考图18，形成水平磁化的双MTJ元件50可以包括第一被钉扎层51、第一阻挡层52、自由层53、第二阻挡层54和第二被钉扎层55。形成各个层的材料可以与图15中的自由层21、阻挡层22和被钉扎层23的材料相同或者类似。
[0137]在一个示例实施例中，当第一被钉扎层51的磁化方向固定与第二被钉扎层55的磁化方向相反时，由于第一被钉扎层51和第二被钉扎层55造成的磁场可能会相消干涉。因此，可以使用比单MTJ元件小的写电流在双MTJ元件50中写数据。而且，因为MTJ元件50由于第二阻挡层54而提供较大的阻抗值，所以可以从双MTJ元件中读取精确数据。
[0138]参考图19，形成垂直磁化的双MTJ元件60可以包括第一被钉扎层61、第一阻挡层62、自由层63、第二阻挡层64和第二被钉扎层65。形成各个层的材料可以与图15中的自由层41、阻挡层42和被钉扎层43的材料相同或者类似。
[0139]在一个示例实施例中，当第一被钉扎层61的磁化方向固定与第二被钉扎层65的磁化方向相反时，由于第一被钉扎层61和第二被钉扎层65造成的磁场可能会相消干涉。因此，可以使用比单MTJ元件小的写电流在双MTJ元件60中写数据。
[0140]图20是示出图1的存储器件中的存储单元阵列的示例的图，并且图21是示出图20的存储单元阵列中的闪存单元的示例的图。
[0141]如图1中的存储单元阵列100，存储单元阵列101可以具有这样的结构:源极线中的每一个都耦接到一行的存储单元。参考图20，存储单元阵列101包括以多个行和多个列的矩阵形式排列的多个存储单元MC。存储单元MC耦接在沿行方向X延伸的多个源极线SLl?SLm与沿列方向Y延伸的多个位线BLl?BLn之间。存储单元MC被沿行方向X延伸的多个字线WLl?WLm逐行选择。此外，存储单元MC耦接到沿行方向X延伸的多个控制线CLl ?CLm。
[0142]参考图21，闪存单元603可以包括快闪单元晶体管FCT和开关晶体管ST，它们串联耦接在相应位线BLj与相应源极线SLi之间。开关晶体管ST的栅极耦接到相应字线WLi，并且快闪单元晶体管FCT的控制栅极耦接到相应控制栅极CLi。取决于读操作、写操作和擦除操作的电压通过控制线CLi被施加于快闪单元晶体管FCT的控制栅极。开关晶体管ST可以用具有相对较低的耐电压的低电压晶体管实现。在这种情况下，通过施加相对较低的电压到字线WLi可以减少用于选择存储单元603的时间，并且由此可以提高存储器件的性倉泛。
[0143]例如，可以增加开关晶体管的栅极的长度，也就是说，在栅极下方形成的沟道的长度，以降低漏电流。但是，在这种情况下，会显著增加存储单元阵列的大小，因为许多存储单元集成在存储单元阵列中。因此，通过根据本发明构思的示例实施例选择性浮置源极线，可以提高读操作的可靠性而不增加存储单元阵列的大小。
[0144]图22是示出图1的存储器件中的存储单元阵列的示例的图，并且图23和图24是示出图22的存储单元阵列中的存储单元的示例的图。
[0145]与图20的存储单元101相比较，图20中每一个源极线都耦接到一行的存储单元，图22的存储单元阵列102可以具有这样的结构:每一个源极线共同耦接到一行偶数编号行的存储单元和与该偶数编号行相邻的一行奇数编号行的存储单元。
[0146]参考图22，存储单元阵列102包括以多个行和多个列的矩阵形式排列的多个存储单元MC。存储单元MC耦接在沿行方向X延伸的多个源极线SLl?SLm与沿列方向Y延伸的多个位线BLl?BLn之间。存储单元MC被沿行方向X延伸的多个字线WLl?WL2m逐行选择。
[0147]参考图23，与奇数编号行相应的第一存储单元604和与相邻偶数编号行相应的第二存储单元605可以共同耦接到一个源极线SLi。存储单元604和605中的每一个都可以包括快闪单元晶体管FCT。两个快闪单元晶体管FCT耦接在相应位线BLj与相应源极线SLi之间。快闪单元晶体管FCT的控制栅极分别耦接到相应字线WL21-l和WL2i。
[0148]参考图24,与一奇数编号行相应的第一存储单兀606和与相邻偶数编号行相应的第二存储单元607可以共同耦接到一个源极线SLi。存储单元606和607中的每一个都可以包括开关晶体管ST和电阻性元件RE。每个开关晶体管ST和每个电阻性元件RE串联耦接在相应位线BLj与相应源极线SLi之间。开关晶体管ST的栅极分别耦接到相应字线WL21-l 和 WL2i0
[0149]为此，与这两个相邻行相应的存储单元可以共同耦接到一个源极线，并且通过降低用于控制存储单元阵列的操作的外围电路的大小，可以降低存储器件的集成度。
[0150]图25是示出根据本发明构思的示例实施例的源极线浮置电路的图。
[0151 ] 源极线浮置电路403可以应用于图22的存储单元阵列，其中源极线中的每一个都共同耦接到一个偶数编号行的存储单元和与该偶数编号行相邻的一个奇数编号行的存储单元。
[0152]参考图24，源极线浮置电路403可以包括与源极线SL1、SL2和SLm的数目相应的多个浮置单元421、422和423。如参考图2和图3所描述的那样，浮置单元421、422和423可以直接接收经解码的行地址信号DRAl?DRA2m或者字线电压VWLl?VWL2m作为用于控制源极线SLl?SLm与诸如地电压VGND这样的源电压之间的电连接的浮置控制信号FCl?FCm。
[0153]浮置单元421、422和423中的每一个都可以包括或门LG和开关元件NT。或门LG对与奇数编号行和偶数编号行相应的两个浮置控制信号FC21-l和FC2i (i=l, 2，…，m)执行或逻辑操作。开关元件NT耦接在相应源极线SLi和源电压VGND之间。开关元件NT响应于或门LG的输出执行开关操作。因此，通过奇数编号字线WL21-l和偶数编号字线WL2i其中之一导通开关晶体管NT以使得相应源极线SL2i可以耦接到源电压VGND而其它源极线可以被浮置
[0154]图26是示出根据本发明构思的示例实施例的源极线驱动电路和源极线浮置电路的图。
[0155]源极线驱动电路510还可以包括在存储器件中，而且例如，源极线驱动电路510可以包括在图1中的电压控制电路500中。源极线驱动电路510可以包括被配置为取决于操作模式将高电压VSL施加到源极线SL1、SL2和SLm的多个源极线驱动单元511、512和513。源极线浮置电路404可以包括被配置为控制选择性浮置源极线SL1、SL2和SLm的多个浮置单元(FU)441、442和443。如图26中所示，浮置单元441、442和443中的每一个都可以耦接在源电压VGND与每一个源极线驱动单元511、512和513之间。浮置单元441、442和443可以具有类似于参考图2、图3和图25描述的那些结构。
[0156]图27和图28是示出图26的电路中的源极线驱动单元和源极线浮置单元的示例的电路图。
[0157]参考图27，每个源极线驱动单元514都可以包括上拉晶体管NU和下拉晶体管ND。下拉晶体管ND耦接在源电压VGND与相应源极线SLi之间，而且下拉晶体管ND的栅极接收驱动信号XG。上拉晶体管NU耦接在高电压VSL与相应源极线SLi之间，而且上拉晶体管NU的栅极接收驱动信号XG的反相信号XGB。
[0158]每个浮置单元444可以包括与下拉晶体管ND串联耦接在相应源极线SLi与源电压VGND之间的开关元件NT。图27中的浮置单元444可以应用于如参考图2和图3描述的每一个源极线都耦接到一行的存储单元的存储单元阵列。开关元件NT可以响应于与所述一行相应的浮置控制信号FCi而导通。
[0159]上拉晶体管NU和下拉晶体管ND可以利用具有相对较闻耐电压的闻电压晶体管实现，而开关元件NT可以利用具有相对较低耐电压的低电压晶体管实现。在这种情况下，通过利用具有快速开关速度的低电压晶体管实现开关元件NT，由于选择性浮置源极线而可以提高读操作的可靠性而不降低读速度。
[0160]图28中的浮置单元445可以应用于每一个源极线共同耦接到如参考图22描述的一个偶数编号行的存储单元和与所述偶数编号行相邻的一个奇数编号行的存储单元的存储单元阵列。源极线驱动单元514与参考图27描述的源极线驱动单元513相同。
[0161]每个浮置单元445都可以包括或门LG和开关元件NT。或门LG对与所述奇数编号行和所述相邻偶数编号行相应的两个浮置控制信号FC21-l和FC2i执行或逻辑操作。开关元件NT与下拉晶体管ND串联耦接在相应源极线SLi与源电压VGND之间。换句话说，开关元件NT与源极线驱动单元514串联耦接在高电压VSL与源电压VGND之间。开关元件NT响应于或门LG的输出而导通。
[0162]即使或门LG接收到如图28中输入的两个控制浮置信号FC2i_l和FC2i，或门LG还可以接收其它信号。例如，擦除使能信号也可以输入到或门LG以使得地电压VGND可以在擦除操作中施加于源极线。
[0163]如参考图27描述的那样，上拉晶体管NU和下拉晶体管ND可以利用具有相对较高耐电压的高电压晶体管实现，而开关元件NT可以利用具有相对较低耐电压的低电压晶体管实现。而且，或门LG可以利用低电压晶体管实现。在这种情况下，通过利用具有快速操作速度的低电压晶体管实现浮置单元445，由于选择性浮置源极线而可以提高读操作的可靠性而不降低读速度。
[0164]图29是示出用于生成提供给源极线驱动电路的驱动信号的电路的示例的电路图。
[0165]参考图29，驱动信号生成电路520可以包括第一逻辑门LGl、第二逻辑门LG2、倒相器INV和放大器521。放大器521可以包括耦接在电源电压VGG和VSS之间的PMOS晶体管Pl和P2以及NMOS晶体管NI和N2，如图29所示。第一逻辑门LGl可以是对读使能信号RD和测试使能信号TS执行或非(NOR)逻辑操作的或非门。读使能信号RD可以在读模式下在逻辑高电平处被激活，并且测试使能信号TS可以在测试模式下在逻辑高电平处被激活。第二逻辑门LG2可以是对第一逻辑门LGl的输出和源极线选择信号SLS执行与(AND)逻辑操作的与门。第二逻辑门LGl的输出和倒相器INV的反相输出可以提供为放大器521的输入。
[0166]当在读操作中读使能信号RD被激活时，无论其它信号TS和SLS，第二逻辑门LG2的输出都可以在逻辑低电平，第一 NMOS晶体管NI导通且第二 NMOS晶体管N2截止。因此，驱动信号XG具有高电压电平VGG，而反相的驱动信号XGB具有低电压电平VSS。
[0167]再次参考图27和图28，响应于驱动信号XG和反相的驱动信号XGB，在读操作中上拉晶体管NU截止且下拉晶体管ND导通以将源极线SLi连接到浮置单元444和445。如上所述，浮置单元444和445可以响应于一个浮置控制信号FCi或者两个浮置控制信号FC2i_l和FC2i执行选择性浮置源极线。
[0168]图30是示出图1的存储器件中的存储单元阵列的示例的图，而图31是示出图30的存储单元阵列中的闪存单元的示例的图。
[0169]如图22的存储单元阵列102，图30的存储单元阵列103可以具有这样的结构:其中源极线中的每一个都共同耦接到一个偶数编号行的存储单元和与该偶数编号行相邻的一个奇数编号行的存储单元。
[0170]参考图30，存储单元阵列103包括以多个行和多个列的矩阵形式排列的多个存储单元MC。存储单元MC耦接在沿行方向X延伸的多个源极线SLl?SLm与沿列方向Y延伸的多个位线BLl?BLn之间。存储单元MC被沿行方向X延伸的多个字线WLl?WL2m逐行选择。此外，存储单元MC耦接到沿行方向X延伸的多个控制线CLl?CL2m。
[0171]参考图31，与奇数编号行相应的第一存储单元608和与相邻偶数编号行相应的第二存储单元609可以共同耦接到一个源极线SLi。存储单元608和609中的每一个都可以包括开关晶体管ST和快闪单元晶体管FCT。每个开关晶体管ST和每个快闪单元晶体管FCT串联耦接在相应位线BLj与相应源极线SLi之间。开关晶体管ST的栅极分别耦接到相应字线WL21-l和WL2i。快闪单元晶体管FCT的控制栅极分别耦接到控制线CL2i_l和CL2i。如上所述，对于读操作、写操作、擦除操作等等，各种电压可以通过控制线CL21-l和CL2i施加于控制栅极。
[0172]开关晶体管ST可以用具有相对较低的耐电压的低电压晶体管实现。在这种情况下，通过施加相对较低的电压到字线WLi可以减少用于选择存储单元的时间，并且由此可以提高存储器件的性能。此外，通过将一个源极线耦接到与两个相邻行相应的存储单元，可以减小用于控制存储单元阵列的操作的外围电路的大小。
[0173]图32是用于描述在根据本发明构思的示例实施例的存储器件中的读操作的图。
[0174]图32示出类似于如参考图30和31描述的那些结构。存储单元阵列104还可以耦接到用于将擦除电压施加到擦除栅极的多个擦除线ELl和EL2。假设选择耦接在第一字线WLl和第二位线BL2之间的存储单元用于读取其中的数据。
[0175]在读操作中，读电压(例如，1.5V)预先施加给所有控制线CL1、CL2、CL3和CL4。与列地址CADD相应的第二位线BL2用预充电电压(例如，0.5V)预充电，并且未选择的位线BLl保持放电的电压电平(例如,OV )。字线使能电压(例如，1.1V )施加于与行地址RADD相应的第一字线，并且字线禁用电压(例如，0V)被施加于未选择的字线WL2、WL3和WL4。为此，相对较高的读电压可以预先施加于快闪单元晶体管的控制栅极，而相对较低的字线使能电压可以施加于所选择的具有快速开关速度的单元晶体管的栅极以提高读速度。
[0176]此外，使用上面描述的源极线浮置电路，所选择的源极线SLl连接到源电压(例如，0V)，并且未选择的源极线SL2可以被浮置以降低流经未选择的存储单元的漏电流，由此提高读操作的可靠性。
[0177]图33是示出根据本发明构思的示例实施例的移动系统的框图。
[0178]参考图33，移动系统1100包括应用处理器1110、连接单元1120、用户界面1130、非易失性存储器件1140、存储器件1150和电源1160。在部分实施例中，移动系统1100可以是移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、音乐播放器、便携式游戏机、导航系统等等。
[0179]应用处理器1110可以运行应用，诸如web浏览器、游戏应用、视频播放器等等。在部分实施例中，应用处理器1110可以包括单核或者多核。例如，应用处理器1110可以是多核处理器，诸如双核处理器、四核处理器、六核处理器等等。应用处理器1110可以包括内部高速缓存或者外部高速缓存。
[0180]连接单元1120可以与外部设备执行有线或无线通信。例如，连接单元1120可以执行以太网通信、近场通信(NFC)、射频标识符(RFID )通信、移动电信、存储卡通信、通用串行总线(USB)通信等等。在部分实施例中，连接单元1120可以包括支持通信的基带芯片组，诸如全球移动通信系统(GSM)、通用分组无线服务(GPRS)、宽带码分多址(WCDMA)、高速下行链路/上行链路分组访问(HSxPA)等等。
[0181]存储器件1150可以存储由应用处理器1110处理的数据或者可以操作为工作存储器(working memory)0例如，存储器件1150可以是动态随机存取存储器，诸如DDR SDRAM、LPDDR SDRAM, GDDR SDRAM、RDRAM等等，或者可以是任意易失性存储器件。
[0182]非易失性存储器件1140可以包括根据如上所述的本发明构思的示例实施例的源极线浮置电路(SLF)400。非易失性存储器件1140可以存储用于引导移动系统1100的引导代码。例如，非易失性存储器件1140可以是电可擦可编程只读存储器(EEPR0M)、闪存、相变随机存取存储器(PRAM)、阻抗随机存取存储器(RRAM)、nano浮置栅极存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等等。
[0183]用户界面1130可以包括诸如小键盘、触摸屏等等这样的至少一个输入设备，和诸如扬声器、显示设备等等之类的至少一个输出设备。电源1160可以向移动系统1100提供电源电压。在一些实施例中，移动系统1100还可以包括相机图像处理器(CIS)和/或存储器件，诸如存储卡、固态驱动器(SSD )、硬盘驱动器(HDD )、⑶-ROM等等。
[0184]在部分实施例中，移动系统1100和/或移动系统1100的组件可以以各种形式封装，诸如层叠封装(package on package, PoP)、球栅阵列封装(ball grid array,BGA)、芯片尺寸封装(chip scale package, CSP)、有引线塑封载体(plastic leaded chipcarrier, PLCC)、塑料双列直插式封装(plastic dual in-line package, FOIP)、晶片包中管芯封装(die in waffle pack)、晶片形式的管芯封装(die in wafer fand/orm)、板上芯片技术(chip on board, COB)、陶瓷双列直插式封装(ceramic dual in-line package,CERDIP)、塑料公制四方扁平封装(plastic metric quad flat pack, MQFP)、薄型四方扁平封装(thin quad flat pack, TQFP)、小外型封装(small outlin e, S0IC)、缩小外型封装(shrink small outline package, SS0P)、薄型小尺寸封装(thin small outline, TSOP)>薄型四方扁平封装(thin quad flat pack, TQFP)、系统级封装(system in package,SIP)、多芯片封装(multi chip package,MCP)、晶片级制造封装(wafer-level fabricatedpackage, WFP)、晶片级处理堆栈封装(wafer-level processed stack package, WSP)等等之类。
[0185]图34和图35是示出根据本发明构思的示例实施例的计算系统的框图。
[0186]参考图34，计算系统1200包括处理器1210、输入/输出集线器(1H) 1220、输入/输出控制器集线器(ICH) 1230、至少一个存储器模块1240和图形卡1250。在部分实施例中，计算系统1200可以是个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA )、便携式多媒体播放器(PMP )、数字相机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统等等。
[0187]处理器1210可以执行各种计算功能，诸如运行用于执行特定计算或者任务的特定软件。例如，处理器1210可以是微处理器、中央处理单元(CPU)、数字信号处理器等等之类。在部分实施例中，处理器1210可以包括单核或者多核。例如，应用处理器1210可以是多核处理器，诸如双核处理器、四核处理器、六核处理器等等。尽管图34示出包括一个处理器1210的计算系统1200，但是在部分实施例中，计算系统1200可以包括多个处理器。应用处理器1210可以包括内部高速缓存或者外部高速缓存。
[0188]处理器1210可以包括用于控制存储器模块1240的操作的存储器控制器1211。包括在处理器1210中的存储器控制器1211可以称作集成存储器控制器(MC)。存储器控制器1211与存储器模块1240之间的存储器接口可以用包括多个信号线的单个通道实现，或者可以用多个通道实现，至少一个存储器模块1240可以耦接到多个通道的每一个。在部分实施例中，存储器控制器1211可以位于输入/输出集线器1220内部,输入/输出集线器可以称作存储器控制器集线器(MCH)。
[0189]存储器模块1240可以包括存储从存储器控制器1211提供的数据的多个存储器件。根据示例实施例的至少一个源极线浮置电路可以包括在每个存储器模块中和/或处理器1210中的嵌入式存储器中。
[0190]输入/输出集线器1220可以管理处理器1210与诸如图形卡1250之类的设备之间的数据转移。输入/输出集线器1220可以经由各种接口耦接到处理器1210。例如，处理器1210与输入/输出集线器1220之间的接口可以是正面总线(front side bus，FSB)、系统总线、超传输(HyperTransport)、闪电数据传输(lightning data transport,LDT)、快速通道互联(QuickPath interconnect, QPI)、公共系统接口(CSI)、等等。尽管图34示出包括一个输入/输出集线器1220的计算系统1200，但是在部分实施例中，计算系统1200可以包括多个输入/输出集线器。
[0191]输入/输出集线器1220可以向设备提供各种接口。例如，输入/输出集线器1220可以提供加速图形端口( AGP )接口、外围组件接口表示(PCIe )、通信数据流架构(CSA)接口坐坐寸寸ο
[0192]图形卡1250可以经由AGP或者PCIe耦接到输入/输出集线器1220。图形卡1250可以控制用于显示图像的显示器件(未示出)。图形卡1250可以包括用于处理图像数据的内部处理器和内部存储器件。在部分实施例中，输入/输出集线器1220可以包括在图形卡1250之外的与图形卡1250 —起的内部图形器件或者代替图形卡1250。包括在输入/输出集线器1220中的图形器件可以称作集成图形。而且，包括内部存储控制器和内部图形器件的输入/输出集线器1220可以称作图形和存储器控制器集线器(GMCH)。
[0193]输入/输出控制器集线器1230可以执行数据缓冲和接口判优以有效地操作各种系统接口。输入/输出控制器集线器1230可以经由内部总线耦接到输入/输出集线器1220，诸如直接介质接口(DMI )、集线器接口、企业南桥接口(ESI )、PCIe等等。输入/输出控制器集线器1230可以向外围设备提供各种接口。例如，输入/输出控制器集线器1230可以提供通用串行总线(USB)端口、串行高级技术连接(SATA)端口、通用目的输入/输出(GP10)、低管脚数(low pin count，LPC)总线、串行外围接口(SPI)、PC1、PCIe 等等。
[0194]在部分实施例中，处理器1210、输入/输出集线器1220和输入/输出控制器集线器1230可以实现为单独的芯片组或者单独的集成电路。在其它实施例中，处理器1210、输入/输出集线器1220和输入/输出控制器集线器1230中的至少两个可以实现为单个芯片组。
[0195]参考图35，计算系统2000包括片上系统(SOC) 1010、存储设备1020、存储器件1030、输入/输出(1/0)器件1040、电源1050和图像传感器1060。尽管图35中未示出，但是计算系统2000还可以包括与视频卡、声卡、存储卡、USB器件或者其它电子设备通信的端□。
[0196]S0C1010可以是包括互连设备INT和耦接到互连设备的多个知识产权的应用处理器(AP)SOC。如图35中所示，知识产权可以包括存储控制器MC、中央处理单元CPU、显示器控制器DIS、文件系统块FSYS、图形处理单元GPU、图像信号处理器ISP、多格式编解码器块MFC等等。
[0197]S0C1010可以经由诸如地址总线、控制总线和/或数据总线这样的总线与存储设备1020、储存设备1030、输入-输出设备1040和图像传感器1060通信。在至少一个示范性实施例中，S0C1010耦接到扩展总线，诸如外围组件互连(PCI)总线。
[0198]存储设备1020可以存储用于操作计算系统的数据。例如，存储设备1020可以是用动态随机存取存储(DRAM)器件、移动DRAM器件、静态随机存取存储(SRAM)器件、相位随机存取存储(PRAM)器件、铁电随机存取存储(FRAM)器件、电阻性随机存取存储(RRAM)器件和/或磁随机存取存储(MRAM)器件实现的。存储器件1030可以包括固态驱动器(SSD)、硬盘驱动器(HDD)、⑶-ROM等等。输入-输出设备1040可以包括输入设备(例如，键盘、小键盘、鼠标等等)和输出设备(例如，打印机、显示器件等等)。电源1050供应用于计算系统2000的操作电压。
[0199]图像传感器1060可以经由总线或者其它通信链路与S0C1010通信。如上所述，图像传感器1060可以与S0C1010集成在一个芯片中，或者图像传感器1060和S0C1010可以实现为单独的芯片。
[0200]计算系统2000可以是包括至少一个SOC的任意计算系统。例如，计算系统2000可以包括数字相机、移动电话、智能电话、便携式多媒体播放器(PMP)、个人数字助理(PDA)、平板计算机等等。
[0201]根据示例实施例的源极线浮置电路可以包括在嵌入式存储器EMEM中和/或存储设备1020中以降低漏电流和提高读操作的可靠性。
[0202]本发明构思可以应用于任意存储设备，并且具体来说诸如闪存、MRAM、PRAM、RRAM等等之类的非易失性存储设备。本发明构思可以应用于在高温环境下运行并且因此漏电流严重的存储器件和系统。例如，本发明构思可以有效地应用于移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄像机、个人计算机、服务器计算机、工作站、笔记本计算机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统、智能卡、打印机等等。
[0203]前述是示例实施例的说明并且将不理解为对其的限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易地理解，在实施例中可以做许多修改而实质上不脱离本发明构思的新的教导和优点。因此，所有这些修改将包括在如权利要求所定义的本发明构思范围内。因此，将理解，前述是各种示例实施例的说明并且将不认为是限制所公开的特定示例实施例，并且对所公开的示例实施例以及其它示例实施例的修改将包括在所附权利要求的范围内。
【权利要求】
1.一种存储器件，包括: 存储单元阵列，包括以多个行和列的矩阵形式排列的多个存储单元，所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间，所述存储单元被配置为将由沿行方向延伸的多个字线逐行选择； 行选择电路，被配置为生成将响应于行地址信号被选择性地激活的多个经解码的行地址信号，还被配置为响应于经解码的行地址信号使能字线当中的一个选定字线；以及 源极线浮置电路，被配置为在读操作中，将源极线的一个选定源极线连接到源电压，以及被配置为将除了所述一个选定源极线之外的未选择的源极线从所述源电压断开连接以将所述未选择的源极线浮置，所述一个选定源极线耦接到被耦接到所述一个选定字线的存储单元。
2.如权利要求1所述的存储器件，其中，所述源极线浮置电路包括分别直接接收经解码的行地址信号或者所述字线的电压作为浮置控制信号的多个浮置单元，所述浮置单元被配置为响应于所述浮置控制信号控制所述源极线与所述源电压之间的电连接。
3.如权利要求2所述的存储器件，其中，所述源极线中的每一个耦接到一行的存储单J Li ο
4.如权利要 求3所述的存储器件，其中，所述浮置单元中的每一个包括: 耦接在相应源极线和所述源电压之间的开关元件，所述开关元件被配置为响应于与所述一行相应的浮置控制信号执行开关操作。
5.如权利要求2所述的存储器件，其中，所述源极线中的每一个共同耦接到一个偶数编号行的存储单元和与所述偶数编号行相邻的一个奇数编号行的存储单元。
6.如权利要求5所述的存储器件，其中，所述浮置单元中的每一个包括: 或门，被配置为对与所述偶数编号行和所述奇数编号行相应的两个浮置控制信号执行或逻辑操作；以及 耦接在相应源极线和所述源电压之间的开关元件，所述开关元件被配置为响应于所述或门的输出执行开关操作。
7.如权利要求2所述的存储器件，还包括: 多个源极线驱动单元，被配置为取决于操作模式施加高电压到所述源极线，所述源极线驱动单元中的每一个包括: 耦接在所述源电压和相应源极线之间的下拉晶体管，所述下拉晶体管的栅极接收驱动信号；以及 耦接在所述高电压和相应源极线之间的上拉晶体管，所述上拉晶体管的栅极接收反相的驱动信号。
8.如权利要求7所述的存储器件，其中，所述浮置单元中的每一个包括: 开关元件，其与所述下拉晶体管串联耦接在相应源极线与源电压之间。
9.如权利要求8所述的存储器件，其中，所述上拉晶体管和所述下拉晶体管用高电压晶体管实现，而所述开关元件用相较所述高电压晶体管具有较低耐电压的低电压晶体管实现。
10.如权利要求8所述的存储器件，其中，所述源极线中的每一个耦接到一行的存储单元,和其中，所述开关元件包括响应于与所述一行相应的浮置控制信号导通的低电压晶体管。
11.如权利要求8所述的存储器件，其中，所述源极线中的每一个共同耦接到一个偶数编号行的存储单元和与所述偶数编号行相邻的一个奇数编号行的存储单元， 其中，浮置单元中的每一个还包括被配置为对与所述偶数编号行和所述奇数编号行相应的两个浮置控制信号执行或逻辑操作的或门，和 其中，所述开关元件包括响应于所述或门的输出导通的低电压晶体管。
12.如权利要求1所述的存储器件，其中，所述存储单元中的每一个包括: 耦接在相应位线和相应源极线之间的快闪单元晶体管，所述快闪单元晶体管的控制栅极耦接到相应字线。
13.如权利要 求1所述的存储器件，其中，所述存储单元中的每一个包括: 耦接在相应位线和相应源极线之间的开关晶体管，所述开关晶体管的栅极耦接到相应字线；以及 与相应位线和相应源极线之间的开关晶体管串联耦接的快闪单元晶体管，所述快闪单元晶体管的控制栅极耦接到多个控制线的相应控制线。
14.如权利要求13所述的存储器件，其中，在读操作中，读电压被施加于所有控制线，字线使能电压被施加于所述一个选定字线，以及字线禁用电压被施加于未选择的字线，所述字线使能电压比所述读电压低，所述字线禁用电压比所述字线使能电压低。
15.如权利要求1所述的存储器件，其中，所述存储单元中的每一个包括: 耦接在相应位线和相应源极线之间的开关晶体管，所述开关晶体管的栅极耦接到相应字线；以及 电阻性元件，其与所述开关晶体管串联耦接在相应位线与相应源极线之间。
16.如权利要求15所述的存储器件，其中所述存储单元阵列包括相变随机存取存储(PRMA)单元、电阻随机存取存储(RRAM)单元、磁阻随机存取存储(MRAM)单元或自旋转移力矩磁阻性随机存取存储(STT-MRAM)单元。
17.如权利要求1所述的存储器件，其中所述存储器件是与至少一个处理器集成在单个芯片中的嵌入式非易失性存储器件。
18.一种读取存储器件中数据的方法，所述存储器件包括其中多个存储单元以多个行和列的矩阵形式排列的存储单元阵列，所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间，所述存储单元被配置为由沿行方向延伸的多个字线逐行选择，所述方法包括: 生成响应于行地址信号选择性地被激活的多个经解码的行地址信号； 响应于经解码的行地址信号使能所述字线当中的一个选定字线； 接收经解码的行地址信号或所述字线的电压作为浮置控制信号；以及 响应于读操作中的浮置控制信号，将源极线的一个选定源极线连接到源电压，并且将所述一个选定源极线之外的未选择的源极线从源电压断开连接以将未选择的源极线浮置，所述一个选定源极线耦接到被耦接到所述一个选定字线的存储单元。
19.如权利要求18所述的方法，其中，所述源极线中的每一个耦接到一行的存储单元，并且所述源极线中的每一个在读操作中响应于浮置控制信号的一个浮置控制信号被浮置。
20.如权利要求18所述的方法，其中，所述源极线中的每一个共同耦接到一个偶数编号行的存储单元和与所述偶数编号行相邻的一个奇数编号行的存储单元，并且所述源极线中的每一个在读操作中响应于所述浮置控制信号的两个浮置控制信号被浮置。
21.如权利要求18所述的方法，还包括: 使用耦接在高电压和所述源电压之间的多个源极线驱动单元，取决于操作模式施加所述高电压到所述源极线， 其中，所述源极线驱动单元中的每一个响应于相应浮置控制信号连接到源电压或从源电压断开连接。
22.如权利要求18所述的方法，其中，所述存储器件是包括闪存单元、相变随机存取存储(PRMA)单元、电阻性随机存取存储(RRAM)单元或磁阻性随机存取存储(MRAM)单元的非易失性存储器件。
23.一种存储器件中的源极线浮置电路，所述存储器件包括其中多个存储单元以多个行和列的矩阵形式排列的存储单元阵列，所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间，所述存储单元被配置为由沿行方向延伸的多个字线逐行选择，所述源极线浮置电路包括: 多个浮置单元，分别直接接收经解码的行地址信号或者所述字线的电压作为浮置控制信号，所述经解码 的行地址信号响应于行地址信号被选择性地激活，所述浮置单元被配置为在读操作中响应于所述浮置控制信号控制所述源极线与所述源电压之间的电连接。
24.如权利要求23所述的源极线浮置电路，其中，所述浮置单元中的每一个直接耦接在所述源电压与相应源极线之间。
25.如权利要求23所述的源极线浮置电路，其中，所述浮置单元中的每一个直接耦接在所述源电压与被配置为驱动相应源极线的源极线驱动单元之间。
26.—种存储器件,包括: 存储单元阵列，包括以多个行和列的矩阵形式排列的多个存储单元，所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间，所述存储单元被配置为将由沿行方向延伸的多个字线逐行选择； 行选择电路，被配置为生成将响应于行地址信号被选择性地激活的多个经解码的行地址信号，并且还被配置为响应于经解码的行地址信号使能字线当中的选定字线；以及 源极线浮置电路，也响应于经解码的行地址信号并且被配置为将相应于所述字线当中的选定字线的、源极线的选定源极线连接到源电压，并且还被配置为将未选择的源极线浮置。
27.如权利要求26所述的存储器件，其中，所述源极线浮置电路包括被配置为接收经解码的行地址信号作为浮置控制信号的多个浮置单元，所述浮置单元被配置为响应于所述浮置控制信号控制所述源极线与所述源电压之间的电连接。
28.如权利要求27所述的存储器件，还包括: 多个源极线驱动单元，所述源极线驱动单元中的各个包括: 耦接在所述源电压和相应源极线之间的下拉晶体管，所述下拉晶体管的栅极被配置为接收驱动信号；以及 耦接在高电压和相应源极线之间的上拉晶体管，所述上拉晶体管的栅极被配置为接收反相的驱动信号。
29.如权利要求28所述的存储器件，其中，所述浮置单元中的各个包括: 开关元件，其与所述下拉晶体管串联耦接在相应源极线与源电压之间； 其中，所述上拉晶体管和所述下拉晶体管用高电压晶体管实现，并且所述开关元件用相较所述高电压晶体管具有较低耐电压的低电压晶体管实现。
30.一种读取存储器件中数据的方法，所述存储器件包括其中多个存储单元以多个行和列的矩阵形式排列的存储单元阵列，所述存储单元耦接在沿行方向延伸的多个源极线与沿列方向延伸的多个位线之间，所述存储单元被配置为由沿行方向延伸的多个字线逐行选择，所述方法包括: 生成响应于行地址信号选择性地被激活的多个经解码的行地址信号； 响应于经解码的行地址信号使能所述字线当中的选定字线；以及响应于所述经解码的行地址信号，将相应于所述字线当中选定字线的、源极线的选定源极线连接到源电压 ，并且将未选择的源极线浮置。
【文档编号】G11C8/10GK104051001SQ201410092954
【公开日】2014年9月17日 申请日期:2014年3月13日 优先权日:2013年3月13日
【发明者】全昌愍, 徐辅永, 柳泰光 申请人:三星电子株式会社