电压模式驱动器的制造方法

电压模式驱动器的制造方法
【专利摘要】本发明提供一种产生反映磁头前置放大器的写事件的电流波形的方法。接收指示写事件的输入信号。生成与写事件相对应的升压脉冲和写脉冲。利用半H-桥(210-1)使用升压脉冲和写脉冲产生写信号的一部分。这是通过以下步骤产生：使第一CMOS开关(S1)无效并激活第二CMOS开关(S2)以使这部分写信号从第一直流(DC)电压转变到第一峰值电压；第一时间间隔之后，使第二CMOS开关(S2)无效并激活第三CMOS开关(S3)以使这部分写信号从第一峰值电压转变到第二DC电压；第二时间间隔后，使第三CMOS开关(S3)无效并激活第四CMOS开关(S4)以使这部分写信号从第二DC电压转变到第二峰值电压；以及第三时间间隔后，使第四CMOS开关(S4)无效并激活第一CMOS开关(S1)以使这部分写信号从第二峰值电压转变到第一DC电压。
【专利说明】
电压模式驱动器

【技术领域】
[0001]本发明总体上涉及一种电压模式驱动器，更具体地，涉及一种具有电压模式驱动器的前置放大器。

【背景技术】
[0002]在硬盘驱动器(HDD)内，前置放大器通常用于利用磁头执行读写操作。通常情况下，对于写操作，前置放大器产生电流波形，电流波形使用DC电流极化磁盘内的磁性元素和过冲成分(overshoot component),以补偿磁头内的损耗。转向图1，能够看到一种常规的前置放大器100的例子。前置放大器100通常用于硬盘驱动器(HDD)应用领域，用于向磁头(通常是电感负载)提供写信号。这种前置放大器100通常包括输入缓冲器102-1、102-2和数字逻辑电路104(它包括持续时间发生器106-1和106-2、逻辑电路108-1和108-2以及H-桥)。虽然这个前置放大器100有效地驱动磁头，但仍存在一些问题。换句话说，这种类型的前置放大器100成本高，因为它通常以硅-锗(SiGe)工艺产生。这种前置放大器100能消耗大量的电力，并且能够需要大的电源电压(即，8V或10V)。因此，需要一种改进的前置放大器。
[0003]一些其他常规系统的例子为:美国专利号6285221 ;美国专利号7408313 ;美国专利号7656111 ;美国专利号7880989。


【发明内容】

[0004]描述的实施例提供一种装置，其包括:输入缓冲器；数字逻辑
[0005]电路，其与输入缓冲器耦合，其中数字逻辑电路具有至少一个持续时间发生器和至少一个电平位移器；匹配电路，其被配置为驱动电感负载；第一半H-桥，其具有:第一CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置为接收第一电压；第二 CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置为接收第二电压；第三CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置为接收第三电压；和第四CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置为接收第四电压；和第二半H-桥，其具有:第五CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置为接收第一电压；第六CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置为接收第二电压；第七CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置为接收第三电压；和第八CMOS开关，其经耦合以由数字逻辑电路控制，与匹配电路耦合，并被配置成接收第四电压。
[0006]在一些实施方式中，数字逻辑电路还包括:第一电平位移器，其与持续时间发生器耦合，并且经耦合以控制第一、第二、第三和第四CMOS开关；以及第二电平位移器，其与持续时间发生器耦合，并经耦合以控制第五、第六、第七和第八CMOS开关。
[0007]在一些实施方式中,第一电压大于第二电压,并且其中第二电压大于共模电压，并且其中共模电压大于第三电压，并且其中第三电压大于第四电压。
[0008]在一些实施方式中，匹配电路还包括:第一电阻器，其被配置为接收共模电压，并与第一和第四CMOS开关耦合；第二电阻器，其被配置为接收共模电压，并与第二和第三CMOS开关耦合；第三电阻器，其与第一和第四CMOS开关耦合；第四电阻器，其与第二和第三CMOS开关耦合；以及第五电阻器，其与第三和第四电阻器耦合。
[0009]在一些实施方式中，第一和第二电阻器的电阻基本相同，并且其中第一和第二电阻器的电阻大于第三、第四和第五电阻器的电阻。
[0010]在一些实施方式中，第一、第二、第三、第四、第五、第六、第七和第八CMOS开关的每个还包括:多个偏置的MOS晶体管，它们以共源共栅结构耦合在一起；以及开关MOS晶体管，其与偏置的MOS晶体管中的至少一个耦合，并在其栅极与它的电平位移器耦合，以及在其漏极与匹配电路耦合。
[0011]在一些实施方式中，匹配网络还包括与第五电阻器耦合的电感器。
[0012]在一些实施方式中，持续时间发生器还包括:反相器，其与输入缓冲器耦合；转换电路(slewing circuit),其与反相器稱合；第一级,其与反相器和转换电路稱合；和第二级，其具有:第一逻辑电路，其与第一级耦合；和第二逻辑电路，其与第一级耦合。
[0013]在一些实施方式中，第一逻辑电路是NAND门，并且其中第二逻辑电路是NOR门。
[0014]在另一个实施例中，提供一种方法。该方法包括:接收指示写事件的输入信号；产生与写事件相对应的升压(boost)脉冲和写脉冲；以及利用半H-桥，使用升压脉冲和写脉冲，通过下列过程产生写信号的一部分:使第一 CMOS开关无效并激活第二 CMOS开关以使这部分写信号从第一直流(DC)电压转变到第一峰值电压；第一时间间隔之后，使第二 CMOS开关无效并激活第三CMOS开关以使这部分写信号从第一峰值电压转变到第二 DC电压；第二时间间隔之后，使第三CMOS开关无效并激活第四CMOS开关以使这部分写信号从第二 DC电压转变到第二峰值电压；以及在第三时间间隔之后，使第四CMOS开关无效并激活第一 CMOS开关以使这部分写信号从第二峰值电压转变到第一 DC电压。
[0015]在一些实施方式中，产生升压脉冲和写脉冲的步骤还包括:使输入信号反相；将反相的输入信号施加到转换电路以产生转换信号；逻辑组合转换信号与延迟的输入信号以产生升压脉冲；以及逻辑组合转换信号与延迟的反相输入信号，以产生写脉冲。
[0016]在一些实施方式中，逻辑组合转换信号与延迟的输入信号的步骤还包括，对转换信号与延迟的输入信号进行NAND操作。
[0017]在一些实施方式中，逻辑组合转换信号与延迟的反相输入信号的步骤还包括，对转换信号与延迟的反相输入信号进行NOR操作。
[0018]在一些实施方式中，提供一种装置，其包括磁头；和前置放大器，其具有:输入缓冲器；持续时间发生器，其与输入缓冲器耦合；第一电平位移器，其与持续时间发生器耦合；第二电平位移器，其与持续时间发生器耦合；与磁头耦合的匹配电路；第一半H-桥，其具有:第一 CMOS开关，其经耦合以由第一电平位移器控制，与匹配电路耦合，并被配置为接收第一电压；第二 CMOS开关，其经耦合以由第一电平位移器控制，与匹配电路耦合，并被配置为接收第二电压；第三CMOS开关，其经耦合以由第一电平位移器控制，与匹配电路耦合，并被配置为接收第三电压；第四CMOS开关，其经耦合以由第一电平位移器控制，与匹配电路耦合，并被配置为接收第四电压，其中第一电压大于第二电压，并且其中第二电压大于共模电压，并且其中共模电压大于第三电压，以及其中第三电压大于第四电压；和第二半H-桥，其具有:第五CMOS开关，其经耦合以由第二电平位移器控制，与匹配电路耦合，并被配置为接收第一电压；第六CMOS开关，其经耦合以由第二电平位移器控制，与匹配电路耦合，并被配置为接收第二电压；第七CMOS开关，其经耦合以由第二电平位移器控制，与匹配电路耦合，并被配置为接收第三电压；和第八CMOS开关，其经耦合以由第二电平位移器控制，与匹配电路耦合，并被配置为接收第四电压。
[0019]在一些实施方式中，匹配电路还包括:第一电阻器，其被配
[0020]置为接收共模电压，并与第一和第四CMOS开关耦合；第二电阻器，其被配置为接收共模电压，并与第二和第三CMOS开关稱合；第三电阻器,其与第一和第四CMOS开关稱合；第四电阻器，其与第二和第三CMOS开关耦合；第五电阻器，其与第三和第四电阻器耦合；第六电阻器，其被配置为接收共模电压，并与第五和第八CMOS开关耦合；第七电阻器，其被配置为接收共模电压，并与第六和第七CMOS开关耦合；第八电阻器，其与第五和第八CMOS开关耦合；第九电阻器，其与第六和第七CMOS开关耦合；以及第十电阻器，其与第八和第九电阻器耦合。
[0021]在一些实施方式中,第一、第二、第六和第七电阻器的电阻基本相同。
[0022]在一些实施方式中，第一、第二、第三、第四、第五、第六、第七和第八CMOS开关的每个还包括:多个偏置的MOS晶体管，它们以共源共栅结构耦合在一起；以及开关MOS晶体管，其与偏置的MOS晶体管中的至少一个耦合，并在其栅极与它的电平位移器耦合，以及在其漏极与匹配电路耦合。
[0023]在一些实施方式中，匹配网络还包括:第一电感器，其与第五电阻器耦合；以及第二电感器，其与第十电阻器耦合。
[0024]在一些实施方式中，持续时间发生器还包括:反相器，其与输入缓冲器耦合；转换电路，其与反相器耦合；第一级，其与反相器和转换电路耦合；和第二级，其具有:第一逻辑电路，其与第一级耦合；和第二逻辑电路，其与第一级耦合。
[0025]在一些实施方式中，第一逻辑电路是NAND门，并且其中第二逻辑电路是NOR门。

【专利附图】

【附图说明】
[0026]图1是常规前置放大器的示例的示意图；
[0027]图2是根据本发明的一种前置放大器的示例的示意图；
[0028]图3是图2的半H-桥及匹配电路的示例的示意图；
[0029]图4是图2的持续时间发生器的一部分的示例的示意图；
[0030]图5是图3中所示的持续时间发生器的一部分的示例性操作的时序图；
[0031]图6是写信号产生的时序图；
[0032]图7和图8是图3的匹配电路的功能的示例的示意图。

【具体实施方式】
[0033]图2-4示出一种示例性前置放大器200。与前置放大器100相似，前置放大器200能够产生反映磁头216的写事件的电流波形，所述磁头在具有(例如)约50 Ω的阻抗的互连件上以约10mA的峰值电流(例如)驱动。电流波形使用DC电流极化磁盘内的磁性元素和过冲成分以补偿损耗。然而，其中一个区别是，前置放大器200采用常规CMOS工艺技术形成，并具有低导轨或电源电压(即，约4.5V和约OV)。
[0034]为了能够产生类似于前置放大器100产生的电流波形，前置放大器200采用电压模式驱动器。电压模式驱动器通常包括半H-桥210-1、210-2(其能够产生被施加到磁头216的差分写信号的正负部分)和匹配电路214。如图3所示，半H-桥210-1和210-2采用与电压源212-1至212-4耦合的开关SI至S8。电压源212-1至212-4分别产生电压VTPEAK、VTDC, VBPEAK和VBDC，它们能够在超过导轨或电源电压(即，约4.5V和约0V)的范围内。例如，电压VTPEAK、VTDC、VBPEAK和VBDC能够分别约为5V、约3.2V、约-1.2V和约-3V。可以采用常规高于导轨/低于导轨技术(above/below the rail technique)(例如那些采用充电泵的技术)产生这些VTPEAK、VTDC, VBPEAK和VBDC。通过使用电平位移器208-1和208-2控制开关SI至S8的切换，能够选择合适的电压电平产生用于磁头216的电流波形。
[0035]为了执行开关SI至S8的切换，期望允许小幅度的电压摆幅(使用小电流)以改变数字逻辑电路204的开关SI至S8的状态。为实现这个目的，SI至S8开关的每个被布置为偏置晶体管(即，晶体管 Ql, Q2，Q4，Q5，Q7，Q8，Q10, Qll, Q13，Q14，Q16，Q17，Q19，Q20，Q22和Q23)，利用偏置电压(即，电压VBl至VB8)使它们偏置，并与开关晶体管(即，晶体管Q3，Q6，Q9，Q12，Q15，Q18，Q21和Q24)共源共栅(cascode)。如图所示，这些晶体管Ql至Q24是MOS晶体管(即，PMOS或NMOS晶体管)。如图所示，例如，对于开关S2，PM0S晶体管Q4与电压源212-1耦合，以便在其源极接收电压VTPEAK。晶体管Q4也由电压VB2 (其能够，例如，约为2.4V)偏置，并与PMOS晶体管Q5共源共栅。晶体管Q5也由电压VB3 (其能够，例如，约为1.2V)偏置，并与开关晶体管Q6(其能够，例如，由约OV和1.2V之间的电压摆幅激活和无效)共源共栅。开关中可以采用更少或更多偏置晶体管(即，晶体管Q4和Q5)，并且这些偏置晶体管(即，晶体管Q4和Q5)能够是，例如，为开关晶体管(即，晶体管Q6)的约2至3倍。
[0036]图5示出对应于写事件(或写信号的一部分)的电流波形的产生的例子。对于这个例子，控制信号TPC、TDC、BDC和BTC相对于半H-桥210-1中的开关SI到S4示出，而为清楚说明起见，省略了半H-桥的互补信号。最初，在时刻Tl，当开始对应于写事件的波形时，激活开关S2并无效开关S3。这允许写信号从电压VBDC转变到电压VTPEAK，以允许时间Tl和T2之间的时间间隔内的过冲。在时刻T2，信号TPC无效开关S2并且信号TDC激活开关SI，使得写信号从电压VTPEAK转变为VTDC。对于时刻T2和T3的时间间隔，写信号保持为电压VTDC。在时刻T3，开关S4由信号BPC激活并且开关SI被无效。这允许时刻T3和T4之间的时间间隔内在电压VBPEAK上的过冲。然后，在时刻T4，信号BPC和BDC，分别无效开关S4和激活开关S3，以将写信号返回到电压VBDC。
[0037]利用这种配置，输出节点上的任何电容(即，前置放大器200耦合到互连件或磁头216的位置)修改输出阻抗伸长到前置放大器200中。由于采用CMOS晶体管(S卩，晶体管Q3)，在匹配方面存在缺点，因为CMOS晶体管的漏极电容通常比双极晶体管的集电极电容大得多，并且由于静电放电(ESD)结构(这倾向于电容性的)通常耦合到前置放大器200的输出节点，能够进一步使匹配复杂。这些失配能够引起反射，这会退化写信号。所以，为了消除失配问题，能够采用匹配电路214(如图2和图3所示)。如图所示，电阻器R1，R2，R7和R8接收共模电压VCM，并与开关SI至S8耦合。此外，提供电阻器R3至R6，R9和R10。通常情况下，电阻器R3至R6，R9和RlO能够是约30 Ω至50 Ω左右，而电阻器Rl，R2，R7和R8通常大于10倍(或更高)，例如，具有约2kQ的值。也可以包括匹配电感器LI和L2。因为电感器LI和L2 (通常情况下，不是磁耦合)与匹配电阻Rl至RlO串联，电感器LI和L2能够承受低Q值、电感器LI和L2的电感的大变化，和/或能够承受电容器Cl和C2的匹配电容。采用这个的结果是，能够显著减少匹配电路214(如图6和图7所示)。
[0038]前置放大器200优于前置放大器100的另一个优点在于，减少了冗余逻辑。如图1所示，前置放大器100包括持续时间发生器106-1和106-2，而前置放大器200采用持续时间发生器206 (其在图3和图4中更详细示出)。持续时间发生器206的输出由电平位移器208-1和208-2使用。在操作中，输入信号IN被提供给反相器302-1,并且反相输入信号XIN被提供给转换电路(通常包括NMOS晶体管Q25、电流源306和电容器C3)、反相器302-3(312级的反相器)和传输门304-1 (312级的传输门)。当反相输入信号XIN被提供给转换电路时，信号A开始转换。一旦信号A开始转换，NAND门308通过传输门304-2和反相器302-5开始输出升压脉冲(作为上升信号BST的部分)，而升压脉冲的反相(作为反相升压信号XBST的部分)通过反相器302-4和302-6输出。一旦信号A变得足够大时，它会使反相器302-2(以及，因此，反相信号AX)改变状态，触发升压脉冲的结束。此外，当信号AX改变状态时，NOR门310能够通过反相器302-7和302-9输出写脉冲(作为写信号WD的部分)以及通过传输门304-3和反相器302-8输出反相写脉冲(作为反相写信号XWD的部分)。此外，为了能够实现这些信号的正确对准，级312，314，316和318的每个中的分量具有大致相同的匹配延迟。例如，能够包括附加NOR门(其接收“O”作为其输入之一)和NAND门(其接收“I”作为其输入之一)以提供延迟匹配。此外，可选地，数字逻辑电路204中可以使用多个持续时间发生器与电平位移器连用。
[0039]本领域涉及的技术人员将理解，在本发明的保护范围内，可以对所描述的实施例进行各种修改，并且许多其他的实施例也是可能的。
【权利要求】
1.一种装置，包括: 输入缓冲器； 耦合到所述输入缓冲器的数字逻辑电路，其中所述数字逻辑电路具有至少一个持续时间发生器和至少一个电平位移器； 匹配电路，其被配置为驱动电感负载； 第一半H-桥，其具有: 第一 CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置为接收第一电压； 第二 CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置为接收第二电压； 第三CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置为接收第三电压；和 第四CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置为接收第四电压；和第二半H-桥，其具有: 第五CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置为接收所述第一电压； 第六CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置为接收所述第二电压； 第七CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置为接收所述第三电压；和 第八CMOS开关，其经耦合以由所述数字逻辑电路控制，与所述匹配电路耦合，并被配置成接收所述第四电压。
2.根据权利要求1所述的装置，其中所述数字逻辑电路进一步包括: 第一电平位移器，其与所述持续时间发生器耦合并经耦合以控制所述第一、第二、第三和第四CMOS开关；和 第二电平位移器，其与所述持续时间发生器耦合并经耦合以控制所述第五、第六、第七和第八CMOS开关。
3.根据权利要求2所述的装置，其中所述第一电压大于所述第二电压，并且其中所述第二电压大于共模电压，并且其中所述共模电压大于所述第三电压，并且其中所述第三电压大于所述第四电压。
4.根据权利要求3所述的装置，其中所述匹配电路进一步包括: 第一电阻器，其被配置为接收所述共模电压，并与所述第一和第四CMOS开关耦合； 第二电阻器，其被配置为接收所述共模电压，并与所述第二和第三CMOS开关耦合； 第三电阻器，其与所述第一和第四CMOS开关耦合； 第四电阻器，其与所述第二和第三CMOS开关耦合；和 第五电阻器，其与所述第三和第四电阻器耦合。
5.根据权利要求4所述的装置，其中所述第一和第二电阻器的电阻基本相同，并且其中所述第一和第二电阻器的电阻大于所述第三、第四和第五电阻器的电阻。
6.根据权利要求5所述的装置，其中所述第一、第二、第三、第四、第五、第六、第七和第八CMOS开关的每个进一步包括: 多个偏置的MOS晶体管，其以共源共栅结构耦合在一起；和 开关MOS晶体管，其与所述偏置的MOS晶体管中的至少一个耦合，并在其栅极与它的电平位移器耦合，以及在其漏极与所述匹配电路耦合。
7.根据权利要求6所述的装置，其中所述匹配网络进一步包括与所述第五电阻器耦合的电感器。
8.根据权利要求7所述的装置，其中所述持续时间发生器进一步包括: 反相器，其与所述输入缓冲器耦合； 转换电路，其与所述反相器耦合； 第一级，其与所述反相器和所述转换电路耦合；和 第二级，其具有: 第一逻辑电路，其与所述第一级耦合；和 第二逻辑电路，其与所述第一级耦合。
9.根据权利要求8所述的装置，其中所述第一逻辑电路是NAND门，并且其中所述第二逻辑电路是NOR门。
10.一种方法，包括: 接收指示写事件的输入信号； 产生与所述写事件相对应的升压脉冲和写脉冲；和 利用半H-桥，使用所述升压脉冲和写脉冲，通过下列步骤产生写信号的一部分:使第一 CMOS开关无效并激活第二 CMOS开关以使所述写信号的一部分从第一直流电压即第一 DC电压转变到第一峰值电压； 第一时间间隔之后，使所述第二 CMOS开关无效并激活第三CMOS开关以使所述写信号的一部分从所述第一峰值电压转变到第二 DC电压； 第二时间间隔之后，使所述第三CMOS开关无效并激活第四CMOS开关以使所述写信号的一部分从所述第二 DC电压转变到第二峰值电压；以及 第三时间间隔之后，使所述第四CMOS开关无效并激活所述第一 CMOS开关以使所述写信号的一部分从所述第二峰值电压转变到所述第一 DC电压。
11.根据权利要求10所述的装置，其中产生所述升压脉冲和写脉冲的步骤进一步包括: 使所述输入信号反相； 将所述反相的输入信号施加到转换电路以产生转换信号； 逻辑组合所述转换信号与延迟的输入信号以产生所述升压脉冲；以及 逻辑组合所述转换信号与延迟的反相输入信号以产生所述写脉冲。
12.根据权利要求11所述的装置，其中逻辑组合所述转换信号与所述延迟的输入信号的步骤进一步包括对所述转换信号与所述延迟的输入信号进行NAND操作。
13.根据权利要求12所述的装置，其中逻辑组合所述转换信号与所述延迟的反相输入信号的步骤进一步包括对所述转换信号与所述延迟的反相输入信号进行NOR操作。
14.一种装置，包括: 磁头；和 前置放大器，具有: 输入缓冲器； 持续时间发生器，其与所述输入缓冲器耦合； 第一电平位移器，其与所述持续时间发生器耦合； 第二电平位移器，其与所述持续时间发生器耦合； 与所述磁头耦合的匹配电路； 第一半H-桥，具有: 第一 CMOS开关，其经耦合以由所述第一电平位移器控制，与所述匹配电路耦合，并被配置为接收第一电压； 第二 CMOS开关，其经耦合以由所述第一电平位移器控制，与所述匹配电路耦合，并被配置为接收第二电压； 第三CMOS开关，其经耦合以由所述第一电平位移器控制，与所述匹配电路耦合，并被配置为接收第三电压；和 第四CMOS开关，其经耦合以由所述第一电平位移器控制，与所述匹配电路耦合，并被配置为接收第四电压，其中所述第一电压大于所述第二电压，并且其中所述第二电压大于共模电压，以及其中所述共模电压大于所述第三电压，并且其中所述第三电压大于所述第四电压；和 第二半H-桥具有: 第五CMOS开关，其经耦合以由所述第二电平位移器控制，与所述匹配电路耦合，并被配置为接收所述第一电压； 第六CMOS开关，其经耦合以由所述第二电平位移器控制，与所述匹配电路耦合，并被配置为接收所述第二电压； 第七CMOS开关，其经耦合以由所述第二电平位移器控制，与所述匹配电路耦合，并被配置为接收所述第三电压；和 第八CMOS开关，其经耦合以由所述第二电平位移器控制，与所述匹配电路耦合，并被配置为接收所述第四电压。
15.根据权利要求14所述的装置，其中所述匹配电路进一步包括: 第一电阻器，其被配置为接收所述共模电压，并与所述第一和第四CMOS开关耦合； 第二电阻器，其被配置为接收所述共模电压，并与所述第二和第三CMOS开关耦合； 第三电阻器，其与所述第一和第四CMOS开关耦合； 第四电阻器，其与所述第二和第三CMOS开关耦合； 第五电阻器，其与所述第三和第四电阻器耦合； 第六电阻器，其被配置为接收所述共模电压，并与所述第五和第八CMOS开关耦合； 第七电阻器，其被配置为接收所述共模电压，并与所述第六和第七CMOS开关耦合； 第八电阻器，其与所述第五和第八CMOS开关耦合； 第九电阻器，其与所述第六和第七CMOS开关耦合；和 第十电阻器，其与所述第八和第九电阻器耦合。
16.根据权利要求15所述的装置，其中所述第一、第二、第六和第七电阻器的电阻基本相同。
17.根据权利要求16所述的装置，其中所述第一、第二、第三、第四、第五、第六、第七和第八CMOS开关的每个进一步包括: 多个偏置的MOS晶体管，其以共源共栅结构耦合在一起；和 开关MOS晶体管，其与所述偏置的MOS晶体管中的至少一个耦合，并在其栅极耦合到它的电平位移器，以及在其漏极耦合到所述匹配电路。
18.根据权利要求17所述的装置，其中所述匹配网络进一步包括: 第一电感器，其与所述第五电阻器耦合；和 第二电感器，其与所述第十电阻器耦合。
19.根据权利要求18所述的装置，其中所述持续时间发生器进一步包括: 反相器，其与所述输入缓冲器耦合； 转换电路，其与所述反相器耦合； 第一级，其与所述反相器和所述转换电路耦合；和 第二级，具有: 第一逻辑电路，其与所述第一级耦合；和 第二逻辑电路，其与所述第一级耦合。
20.根据权利要求19所述的装置，其中所述第一逻辑电路是NAND门，并且其中所述第二逻辑电路是NOR门。
【文档编号】G11B5/09GK104246879SQ201380020583
【公开日】2014年12月24日 申请日期:2013年4月26日 优先权日:2012年4月26日
【发明者】R·穆赫帕得亚, M·D·罗利 申请人:德克萨斯仪器股份有限公司